TWI739586B - 具有低寄生電容之靜電放電保護結構及其靜電放電保護電路 - Google Patents

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Abstract

一種具有低寄生電容之靜電放電保護電路，包括第一雙載子接面電晶體與第一靜電放電功率箝位元件。第一雙載子接面電晶體為NPN型之雙載子接面電晶體，基極和射極共同連接輸入輸出端，集極連接第一靜電放電功率箝位元件。第一靜電放電功率箝位元件續連接接地端。第一靜電放電功率箝位元件可為齊納二極體、NPN型、PNP型之雙載子接面電晶體，或是類似元件。當注入正靜電放電脈衝時，靜電放電保護路徑由第一雙載子接面電晶體與第一靜電放電功率箝位元件組成。注入負靜電放電脈衝時，靜電放電保護路徑由寄生矽控整流器所組成，由此有效降低寄生電容。

Description

具有低寄生電容之靜電放電保護結構及其靜電放電保護電路
本發明係有關於一種靜電放電保護架構，特別是一種具有低寄生電容之靜電放電保護結構及其靜電放電保護電路。
隨著現今科技的快速發展，積體電路（integrated circuit，IC）係已被廣泛地應用於各類電子元件中。然而，在這些電子元件於測試、組裝、以及操作過程中，常會遭遇到靜電放電（Electro Static discharge，ESD）的問題，進而對其內部之積體電路造成相當的損傷及威脅。一般而言，已知靜電放電係屬於積體電路之晶片與外部物體之間電荷釋放與移轉的一種現象，由於短時間內大量電荷的移轉，將引發過高能量的釋放，當這些過多的能量超過晶片所能承受之範圍，則會對於晶片造成其電路功能暫時性的失效或形成永久的損傷。為了降低此等靜電放電問題的發生，在晶片的製造過程中係可使用一靜電消除腕帶（wrist strap）或防靜電布料（anti-static clothing），不過當晶片在不同的環境或條件下使用時，其好發於晶片與外部物體間之靜電放電現象，仍無法因此被輕易地消弭。有鑑於此，為了提供一更佳的靜電防護效果，直接在電路中設置有靜電防護元件以作為放電路徑，係為現今一較佳之做法，藉此也可提升積體電路整體之可靠度與使用壽命。
請參考第1A圖所示，其係為先前技術對核心電路進行靜電防護之示意圖，如第1A圖所示，靜電防護元件1係為本領域具通常知識者，在設計積體電路之佈局時相當重要之存在，其係可用以防止一被保護元件2免於遭受靜電放電事件。此類被保護元件2例如可為易被靜電放電事件所破壞之核心電路。在一先前技藝之技術領域中，第1B圖係公開有一種利用控向二極體（steering diode）來進行靜電放電保護之傳統電路架構圖。其中，所使用的控向二極體架構乃是採用一第一二極體D1與一第二二極體D2進行串聯，以形成ESD保護，其中該第一二極體D1係連接於輸入輸出端I/O和高電壓位準V DD之間。該第二二極體D2係連接於輸入輸出端I/O和接地端GND之間。一箝位電路101係連接於接地端GND和高電壓位準V DD之間，並且與所述的第一二極體D1與第二二極體D2並聯。第2圖係為根據第1B圖所示傳統之一常規ESD保護電路其半導體結構之截面圖。可以顯見的是，利用此種現有架構其電路中的接面電容將等於第一二極體D1與第二二極體D2的電容，也就是（D1 + D2），而此種作法將導致極高的電容值以及帶給電路設計者所不樂見的結果。
緣此，考慮到上述所列之諸多問題點，極需要採納多方面的考量。故，本發明之發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種新穎的靜電放電保護電路，並通過此創新的電路架構，可以解決先前技術所產生之缺失，並有效降低靜電放電保護電路中的接面電容，其具體之架構及實施方式將詳述於下。
為解決習知技術存在的問題，本發明之一目的係在於提供一種具有低寄生電容之靜電放電保護電路，通過本發明所揭露之靜電放電保護電路，係可較佳地控制靜電放電保護電路中的接面（junction），使得其接面電容係可有效地降低，同時仍維持良好的靜電放電保護效果。
為了實現上述發明目的，本發明係旨在提供一種具有低寄生電容之靜電放電保護電路，其係包含一第一雙載子接面電晶體與一第一靜電放電功率箝位元件。該具有低寄生電容之靜電放電保護電路係電性連接於一輸入輸出端與一接地端之間。其中，所述的第一雙載子接面電晶體係為一NPN型之雙載子接面電晶體，該第一雙載子接面電晶體之一基極和一射極係共同連接該輸入輸出端。該第一雙載子接面電晶體之一集極係電性連接所述的第一靜電放電功率箝位元件。第一靜電放電功率箝位元件係電性連接於該第一雙載子接面電晶體之集極與接地端之間，緣此，當一正靜電放電脈衝或一負靜電放電脈衝係注入於該輸入輸出端時，具有低寄生電容之一靜電放電保護路徑係被形成。
根據本發明之一實施例，其中，該第一雙載子接面電晶體之集極係可電性連接於一高電壓位準或為浮接。
因此，當一正靜電放電脈衝係注入於該輸入輸出端時，則本發明所形成的該靜電放電保護路徑係由該第一雙載子接面電晶體與第一靜電放電功率箝位元件所組成。另一方面而言，當一負靜電放電脈衝係注入於該輸入輸出端時，那麼本發明所形成的該靜電放電保護路徑則改由一寄生矽控整流器所組成。
根據本發明之實施例，其中所選用的第一靜電放電功率箝位元件例如可為一齊納二極體、一NPN型之雙載子接面電晶體、或一PNP型之雙載子接面電晶體。總括來說，熟習本技術領域之具備通常知識的技術人士能夠在不脫離本發明精神之前提下，根據本發明所披露之技術方案進行適當的修飾或變化，惟仍應落入本發明之發明範疇。
更進一步而言，在本發明之其他實施例中，所述的第一靜電放電功率箝位元件亦可以通過一二極體元件來實現之。並且，一第二靜電放電功率箝位元件係可與該二極體元件形成並聯，以提供一條新的靜電放電保護路徑。實際上而言，該二極體元件之陽極係電性連接該接地端，該二極體元件之陰極係電性連接於該第一雙載子接面電晶體的集極。
在此一實施例當中，當一正靜電放電脈衝係注入於該輸入輸出端時，則所形成的該條新的靜電放電保護路徑係由該第一雙載子接面電晶體與第二靜電放電功率箝位元件所組成。
同樣地，當一負靜電放電脈衝係注入於該輸入輸出端時，則所形成的靜電放電保護路徑則僅僅係由一寄生矽控整流器所組成，由此，本發明便有效地降低其電路中的接面及寄生電容。
甚者，本發明之再一目的係在於提供一種具有低寄生電容之靜電放電保護結構。該具有低寄生電容之靜電放電保護結構係電性連接於一輸入輸出端與一接地端之間，並包含有一第一靜電放電保護電路與一第二靜電放電保護電路。
其中，所述的第一靜電放電保護電路包含有一第一雙載子接面電晶體以及一第一靜電放電功率箝位元件，其中，第一雙載子接面電晶體係為NPN型之雙載子接面電晶體，第一雙載子接面電晶體之一基極和一射極係共同連接輸入輸出端，且該第一靜電放電功率箝位元件係連接該第一雙載子接面電晶體之一集極。
第二靜電放電保護電路係包含該第一雙載子接面電晶體以及該第一靜電放電功率箝位元件，其中，第一雙載子接面電晶體係為NPN型之雙載子接面電晶體。該第二靜電放電保護電路中的該第一雙載子接面電晶體之一基極和一射極係共同連接接地端，該第二靜電放電保護電路中的該第一靜電放電功率箝位元件係連接該第二靜電放電保護電路中的該第一雙載子接面電晶體之一集極。該第一靜電放電保護電路中的該第一靜電放電功率箝位元件係連接該第二靜電放電保護電路中的該第一靜電放電功率箝位元件，並且，該第一靜電放電保護電路中的該第一雙載子接面電晶體之集極係與該第二靜電放電保護電路中的該第一雙載子接面電晶體之集極電性連接。通過此設計架構，本發明所公開之靜電放電保護結構係形成一雙向設計之電路結構。
同樣地，在此靜電放電保護結構中所使用的第一靜電放電功率箝位元件亦可以選為一二極體元件。此時，一第二靜電放電功率箝位元件係電性連接於該第一靜電放電保護電路與該第二靜電放電保護電路之間，使得該二極體元件之陽極係電性連接該第二靜電放電功率箝位元件，且該二極體元件之陰極係電性連接於該第一雙載子接面電晶體之集極。
綜上所陳，由此顯見，本發明係公開了一種靜電放電保護技術，特別是關於一種具有極低寄生電容之靜電放電保護結構及其靜電放電保護電路。因此，通過採用本發明所揭露之佈局設計，其係可以較佳地控制靜電放電保護電路結構中的接面，降低其接面電容，並有效地解決了誠如前述所討論之現有技術中仍存在的缺失及其問題。緣此，可以確信的是，本發明因此亦俾利於成功降低其寄生電容。
底下係進一步藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
其中，參考本發明之優選實施例，其示例係於附圖中示出，並在其附圖與說明書中，本發明係盡可能使用相同的附圖標記指代相同或相似的元件。
以下本發明所公開之實施方式係為了闡明本發明之技術內容及其技術特點，並為了俾使本領域之技術人員能夠理解、製造、與使用本發明。 然而，應注意的是，該些實施方式並非用以限制本發明之發明範疇。 因此，根據本發明精神的任何均等修改或其變化例，亦應也當涵蓋於本發明之發明範圍內，乃合先敘明。
本發明係揭露一種具有低寄生電容之靜電放電（Electrostatic Discharge，ESD）保護電路。 請參閱本發明圖示第3圖，其係為根據本發明第一實施例具有低寄生電容之靜電放電保護電路之架構圖。 如第3圖所示，靜電放電保護電路10係電性連接於一輸入輸出端（I/O）11與一接地端GND之間，並包括有一第一雙載子接面電晶體（bipolar junction transistor，BJT）21以及一第一靜電放電功率箝位元件（ESD power clamp device）31。
其中，第一雙載子接面電晶體21係為一NPN型之雙載子接面電晶體，其基極（Base）和射極（Emitter）係共同連接所述的輸入輸出端11。第一雙載子接面電晶體21的集極（Collector）係電性連接至該第一靜電放電功率箝位元件31。 並且，該第一靜電放電功率箝位元件31係連接於所述第一雙載子接面電晶體21之集極與接地端GND之間。 根據本發明之實施例，第一雙載子接面電晶體21之集極係可以電性連接於一高電壓位準V DD。 抑或是，第一雙載子接面電晶體21之集極亦可以為浮接（floating）的。緣此，通過採用本發明所揭露的電路架構，當一正靜電放電脈衝（positive ESD pulse）或負靜電放電脈衝（negative  ESD pulse）注入到輸入輸出端11時，本發明係可成功地提供了一種具有極低寄生電容之靜電放電保護路徑。
請參閱第4圖所示，其係為可用於實現本發明圖示第3圖中電路架構之一種實施態樣，如第4圖所示，本發明所公開之第一靜電放電功率箝位元件31例如可採用一齊納二極體Z1來實現。 第5圖係為形成第4圖所示電路架構之一半導體結構截面圖，其中，本發明所揭露具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型基板N-sub、一第一p型井型區PW、一第二p型井型區PW2、一第一n型重摻雜區N+、一第一p型重摻雜區P+、一第二n型重摻雜區N+、一第二p型重摻雜區P+、以及一第三n型重摻雜區N+。
其中，n型基板N-sub中係提供有第一p型井型區PW，且該第一p型井型區PW中係形成有該第一n型重摻雜區N+及第一p型重摻雜區P+。該第一n型重摻雜區N+及第一p型重摻雜區P+係共同電性連接該輸入輸出端I/O。n型基板N-sub中係同時提供有第二p型井型區PW2，且該第二p型井型區PW2中係形成有該第二n型重摻雜區N+及第二p型重摻雜區P+。第二p型井型區PW2中的第二p型重摻雜區P+係連接接地端GND。第三n型重摻雜區N+係直接形成於所述的n型基板N-sub中，第三n型重摻雜區N+係與第二p型井型區PW2中的第二n型重摻雜區N+電性連接。之後，n型基板N-sub中的第三n型重摻雜區N+與第二p型井型區PW2中的第二n型重摻雜區N+係可共同連接至高電壓位準V DD或為浮接。
請參閱第6圖所示，其係為可用於實現本發明圖示第3圖中電路架構之另一種實施態樣，如第6圖所示，本發明所公開之第一靜電放電功率箝位元件31例如亦可採用一PNP型之雙載子接面電晶體P1來實現。其中，第一雙載子接面電晶體21的集極係電性連接至該PNP型之雙載子接面電晶體P1的射極，該PNP型之雙載子接面電晶體P1的集極係電性連接接地端GND。
第7圖係為形成第6圖所示電路架構之一半導體結構截面圖，其中，本發明所揭露具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型基板N-sub、一第一p型井型區PW、一第一n型井型區NW、一第一n型重摻雜區N+、一第一p型重摻雜區P+、一第二p型重摻雜區P+、一第三p型重摻雜區P+、以及一第二n型重摻雜區N+。
其中，n型基板N-sub中係提供有第一p型井型區PW，且該第一p型井型區PW中係形成有該第一n型重摻雜區N+及第一p型重摻雜區P+。該第一n型重摻雜區N+及第一p型重摻雜區P+係共同電性連接該輸入輸出端I/O。n型基板N-sub中係同時提供有第一n型井型區NW，第一n型井型區NW中的第二p型重摻雜區P+係連接接地端GND。第一n型井型區NW中的第三p型重摻雜區P+係與該第二n型重摻雜區N+電性連接，且該第二n型重摻雜區N+係直接形成於所述的n型基板N-sub中。之後，n型基板N-sub中的第二n型重摻雜區N+與第一n型井型區NW中的第三p型重摻雜區P+係可共同連接至高電壓位準V DD或為浮接。
請參閱第8圖所示，其係為可用於實現本發明圖示第3圖中電路架構之再一種實施態樣，如第8圖所示，本發明所公開之第一靜電放電功率箝位元件31例如更可採用一第二雙載子接面電晶體N2來實現，其中該第二雙載子接面電晶體N2係為一NPN型之雙載子接面電晶體。請詳查第8圖所示，第一雙載子接面電晶體21的集極係電性連接至該第二雙載子接面電晶體N2的集極，且該第二雙載子接面電晶體N2的基極與射極係共同電性連接接地端GND。
第9圖係為形成第8圖所示電路架構之一半導體結構截面圖，其中，本發明所揭露具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型基板N-sub、一第一p型井型區PW、一第三p型井型區PW3、一第一n型重摻雜區N+、一第一p型重摻雜區P+、一第二n型重摻雜區N+、一第二p型重摻雜區P+、一第三n型重摻雜區N+、以及一第四n型重摻雜區N+。
其中，n型基板N-sub中係提供有第一p型井型區PW，且該第一p型井型區PW中係形成有該第一n型重摻雜區N+及第一p型重摻雜區P+。該第一n型重摻雜區N+及第一p型重摻雜區P+係共同電性連接該輸入輸出端I/O。n型基板N-sub中係同時提供有第三p型井型區PW3，且該第三p型井型區PW3中係形成有該第二n型重摻雜區N+及第二p型重摻雜區P+。該第三p型井型區PW3中的第二n型重摻雜區N+及第二p型重摻雜區P+係共同連接接地端GND。第三p型井型區PW3中的第三n型重摻雜區N+係電性連接所述的第四n型重摻雜區N+，且該第四n型重摻雜區N+係直接形成於所述的n型基板N-sub中。之後，n型基板N-sub中的第四n型重摻雜區N+與第三p型井型區PW3中的第三n型重摻雜區N+係可共同連接至高電壓位準V DD或為浮接。
綜上觀之，可以顯見本發明所揭露之第一靜電放電功率箝位元件31係可通過採用一齊納二極體、一PNP型之雙載子接面電晶體、一NPN型之雙載子接面電晶體、或其類似元件來實現之。然而，本發明當不以此前揭之實施態樣為限制。本領域具通常知識之技術人士，當可在不脫離本發明之精神前提下，自行變化其實施態樣，惟在其均等範圍內，仍應隸屬於本發明之發明範疇。
以下，本申請人係進一步針對在電路中注入正靜電放電脈衝與負靜電放電脈衝的情況下提供更為詳盡之描述，以佐證本發明如何達成旨在提供一種具有極低寄生電容之靜電放電保護路徑。
首先，請參見第10A及第10B圖所示，其係以本發明所公開第4圖之實施例為示性例進行說明，其中，該第一靜電放電功率箝位元件係為該齊納二極體Z1，且電路之輸入輸出端I/O係注入有一正靜電放電脈衝。如圖所見，當注入正靜電放電脈衝時，其電流之流動方向係如同第10A及第10B圖中的箭頭所示。在此情況下，當注入正ESD脈衝時，則所形成之靜電放電保護路徑係由該第一雙載子接面電晶體21及第一靜電放電功率箝位元件，意即該齊納二極體Z1所組成。
另一方面而言，第11A及第11B圖則係為電路之輸入輸出端I/O係注入為負靜電放電脈衝之實施例，其中電流之流動方向係同樣地以圖式中的箭頭所示。值得注意的是，如第11B圖所示，其電流路徑係開始於接地端GND，之後經過p型重摻雜區P+、p型井型區PW2、n型基板N-sub、p型井型區PW、n型重摻雜區N+，最後到達輸入輸出端I/O。其中，所經過的PW2/N-sub/PW/N+接面係如同一寄生之矽控整流器（silicon controlled rectifier，SCR）。如此一來，參本發明圖式第11A圖所示，當輸入輸出端I/O所注入之脈衝係為一負靜電放電脈衝時，則所形成之靜電放電保護路徑，係如圖中虛線所示，則係由所述的寄生矽控整流器S1所組成。
隨後，本發明續提供第11B圖以及第2圖為例並進行比較，以佐證本發明係可有效地降低其寄生電容。 如前所述，在先前技術中，傳統使用包含第一二極體D1與第二二極體D2作為控向二極體之ESD架構，其接面電容則係相當於（D1 + D2）的電容，也就是包含從P+到N-sub以及N+到PW間接面的電容總和。
然而相較之下，如本發明第11B圖中所揭露之電路架構所呈現者，可以顯見本發明之寄生電容僅僅係為PW到N-sub間的接面電容。如此一來，可以確信的是，本發明所揭露電路中的寄生電容顯然遠小於傳統電路設計中的寄生電容，並且仍然能夠達到與傳統電路設計相同標準的ESD保護效果而不至於受到影響。
更進一步而言，第12圖以及第13圖係為根據本發明之發明精神所公開之其他變化實施例。請參閱第12圖所示，其係為根據本發明具有低寄生電容之靜電放電保護電路當以一多通道（multi-channel）設計時之電路架構圖，其中如圖所示，此多通道設計中係包含有複數個輸入輸出端I/O-1, …I/O-n，且每一個輸入輸出端I/O-1, …I/O-n係對應連接有一靜電放電保護電路10。第13圖則係為根據本發明具有低寄生電容之靜電放電保護電路當以一雙向（bi-directional）設計時之電路架構圖，其中如圖所示，在此雙向設計中本發明係提供了一種具有低寄生電容之靜電放電保護結構，該具有低寄生電容之靜電放電保護結構係電性連接於一輸入輸出端（I/O）11與一接地端GND之間，並包括有一第一靜電放電保護電路10與一第二靜電放電保護電路10’。
如前揭第3圖所示之實施例，第一靜電放電保護電路10係包含有一第一雙載子接面電晶體21以及一第一靜電放電功率箝位元件。其中，第一雙載子接面電晶體21係為一NPN型之雙載子接面電晶體，其基極（Base）和射極（Emitter）係共同連接所述的輸入輸出端11。該第一靜電放電功率箝位元件係連接於所述第一雙載子接面電晶體21之集極。
第二靜電放電保護電路10’ 亦包含有一第一雙載子接面電晶體21以及第一靜電放電功率箝位元件。其中，第一雙載子接面電晶體21係為一NPN型之雙載子接面電晶體，並且，該第二靜電放電保護電路10’中之第一雙載子接面電晶體21的基極和射極係共同連接接地端GND。該第二靜電放電保護電路10’中之第一靜電放電功率箝位元件係連接該第二靜電放電保護電路10’中之第一雙載子接面電晶體21的集極。第一靜電放電保護電路10中的第一靜電放電功率箝位元件係與第二靜電放電保護電路10’中的第一靜電放電功率箝位元件電性連接，並且，第一靜電放電保護電路10中的第一雙載子接面電晶體21的集極係與第二靜電放電保護電路10’中的第一雙載子接面電晶體21的集極電性連接，由此形成一雙向設計的電路結構。
由上述二個實施例，可以證明本發明所揭露之電路架構不僅可適用於如第13圖所示例之雙向設計，亦可以應用於如第12圖所示例之具有複數個輸入輸出端I/O-1, …I/O-n之多通道設計。
另一方面而言，請參見第14圖所示，其係為根據本發明另一實施例具有低寄生電容之靜電放電保護電路之架構圖，在此實施例中，第一靜電放電功率箝位元件31係以一二極體元件D3來實現之。其中，二極體元件D3之陽極係電性連接接地端GND，二極體元件D3之陰極係電性連接於第一雙載子接面電晶體的集極。
根據此實施例所揭露之靜電放電保護電路10a，該靜電放電保護電路10a係電性連接於輸入輸出端（I/O）11與接地端GND之間，並包括有所述的第一雙載子接面電晶體21以及二極體元件D3。無可避免地，基於二極體元件D3的崩潰電壓通常具有過高的問題，本發明在此實施例中，係在高電壓位準V DD以及接地端GND之間設置有一第二靜電放電功率箝位元件32，並使該第二靜電放電功率箝位元件32與所述的二極體元件D3形成並聯。藉由此設計，可在正靜電放電脈衝注入時，提供另一條新的靜電放電保護路徑。根據本發明此一實施例，其中所使用的第二靜電放電功率箝位元件32同樣可通過採用一齊納二極體、一PNP型之雙載子接面電晶體、一NPN型之雙載子接面電晶體、或其類似元件來實現之。
第15A圖係為根據此實施例，當電路之輸入輸出端I/O係注入有一正靜電放電脈衝時之示意圖。第15B圖係為根據第15A圖實施電路之半導體結構截面圖，其中，電流之流動方向係如同圖中之箭頭所示。可以明顯看出，在此情況下，當注入正ESD脈衝時，則所形成之新的靜電放電保護路徑係由該第一雙載子接面電晶體21及第二靜電放電功率箝位元件32所組成。
同樣地，第16A圖係為根據此實施例，當電路之輸入輸出端I/O係注入有一負靜電放電脈衝時之示意圖。第16B圖係為根據第16A圖實施電路之半導體結構截面圖，其中，電流之流動方向係同樣地以箭頭所示。值得注意的是，如第16B圖所示，其電流之流動方向係開始於接地端GND，之後經過p型重摻雜區P+、n型基板N-sub、p型井型區PW、n型重摻雜區N+，最後到達輸入輸出端I/O。其中，所經過的P+/N-sub/PW/N+接面係如同一寄生之矽控整流器（SCR）。如此一來，參本發明圖式第16A圖所示，當輸入輸出端I/O所注入之脈衝係為一負靜電放電脈衝時，則所形成之新的靜電放電保護路徑，係如圖中虛線所示，則係由所述的寄生矽控整流器S1所組成。
更進一步而言，如第16B圖所示，可以顯見根據本發明所揭露之電路架構，其寄生電容僅僅係為PW到N-sub間的接面電容。與第2圖之傳統技藝相比較，該先前技術之接面電容則係包含了從P+到N-sub以及從N+到PW間接面的電容總和，也就是相當於（D1 + D2）的電容。由此比較中可以確信的是，本發明針對降低電路中的寄生電容是相當有效的，實揭露一種創新且極具進步性之具有低寄生電容之靜電放電保護電路。
第17圖係為第14圖所示電路架構以一水平元件實現時，其半導體結構之截面圖，其中，本發明第14圖所揭露具有低寄生電容之靜電放電保護電路以一水平元件實現時，係可以通過一半導體結構製作而成，該半導體結構係包含有一n型基板N-sub、一p型井型區PW、一第一n型重摻雜區N+、一第一p型重摻雜區P+、一第二n型重摻雜區N+、以及一第二p型重摻雜區P+。
其中，n型基板N-sub中係提供有p型井型區PW，且該p型井型區PW中係形成有該第一n型重摻雜區N+及第一p型重摻雜區P+。該第一n型重摻雜區N+及第一p型重摻雜區P+係共同電性連接該輸入輸出端I/O。n型基板N-sub中的第二p型重摻雜區P+係連接接地端GND。n型基板N-sub中的第二n型重摻雜區N+係與第二靜電放電功率箝位元件32電性連接。之後，n型基板N-sub中的第二n型重摻雜區N+與第二靜電放電功率箝位元件32係可共同連接至高電壓位準V DD或為浮接。
第18圖及第19圖係為本發明所公開第17圖實施例之其他變化態樣，其半導體之製程佈局係為類似的，差異僅在於第17圖係為以一水平元件實現時，其半導體結構之截面圖，而第18圖及第19圖則為以垂直元件實現時，其半導體結構之截面圖。
首先參閱第18圖，其中，本發明第14圖所揭露具有低寄生電容之靜電放電保護電路以一垂直元件實現時，係可以通過一半導體結構製作而成，該半導體結構係包含有一n型重摻雜基板N+sub、一n型磊晶層N-epi、一p型井型區PW、一第一n型重摻雜區N+、一第一p型重摻雜區P+、以及一第二p型重摻雜區P+。其中，n型磊晶層N-epi係設置於n型重摻雜基板N+sub上，n型磊晶層N-epi中係形成有p型井型區PW。該p型井型區PW中係形成有該第一n型重摻雜區N+及第一p型重摻雜區P+，並且，該第一n型重摻雜區N+及第一p型重摻雜區P+係共同電性連接該輸入輸出端I/O。第二p型重摻雜區P+係形成於n型磊晶層N-epi中，且第二p型重摻雜區P+係連接接地端GND。該n型重摻雜基板N+sub係與第二靜電放電功率箝位元件32電性連接。之後，該n型重摻雜基板N+sub與第二靜電放電功率箝位元件32係可共同連接至高電壓位準V DD或為浮接。
續請參閱第19圖，其中，本發明第14圖所揭露具有低寄生電容之靜電放電保護電路以一垂直元件實現時，係可以通過一半導體結構製作而成，該半導體結構係包含有一p型重摻雜基板P+sub、一n型磊晶層N-epi、一p型井型區PW、一第一n型重摻雜區N+、一第一p型重摻雜區P+、以及一第二n型重摻雜區N+。其中，n型磊晶層N-epi係設置於p型重摻雜基板P+sub上，n型磊晶層N-epi中係形成有p型井型區PW。該p型井型區PW中係形成有該第一n型重摻雜區N+及第一p型重摻雜區P+，並且，該第一n型重摻雜區N+及第一p型重摻雜區P+係共同電性連接該輸入輸出端I/O。p型重摻雜基板P+sub係連接接地端GND。該第二n型重摻雜區N+係形成於n型磊晶層N-epi中。並且，該第二n型重摻雜區N+係與第二靜電放電功率箝位元件32電性連接。之後，該第二n型重摻雜區N+與第二靜電放電功率箝位元件32係可共同連接至高電壓位準V DD或為浮接。
然而，值得說明的是，本發明並不以上揭之數個製程佈局為限。換言之，熟習本領域之技術人士當可依據其實際的產品規格，基於本發明之發明意旨與其精神思想進行均等之修改和變化，惟該等變化實施例仍應落入本發明之發明範疇。
更進一步而言，第20圖係為根據本發明第14圖具有低寄生電容之靜電放電保護電路當以一多通道設計時之電路架構圖，其中如圖所示，此多通道設計中係包含有複數個輸入輸出端I/O-1, …I/O-n，且每一個輸入輸出端I/O-1, …I/O-n係對應連接有一靜電放電保護電路10a。第二靜電放電功率箝位元件32係與所述的靜電放電保護電路10a電性連接，以如前所述提供另一條新的靜電放電保護路徑。
再者，請參見第21圖，其係為根據本發明第14圖具有低寄生電容之靜電放電保護電路當以一雙向設計時之電路架構圖。
在第21圖中，本發明係提供了一種具有低寄生電容之靜電放電保護結構，該具有低寄生電容之靜電放電保護結構係電性連接於一輸入輸出端（I/O）11與一接地端GND之間，並包括有一第一靜電放電保護電路10a與一第二靜電放電保護電路10a’。
其中，所述之第一靜電放電保護電路10a與第二靜電放電保護電路10a’係分別與第13圖中所公開之第一靜電放電保護電路10與第二靜電放電保護電路10’相似。第21圖與第13圖所示實施例之差異僅在於：第一靜電放電功率箝位元件係以二極體元件D3來實現之，並且一第二靜電放電功率箝位元件32係額外連接於第一靜電放電保護電路10a與第二靜電放電保護電路10a’之間。
其中，二極體元件D3之陽極係電性連接第二靜電放電功率箝位元件32，二極體元件D3之陰極係電性連接於第一雙載子接面電晶體的集極。
緣此，通過此設計架構，本申請人係進一步提供了針對本發明可應用於雙向設計之其他變化實施例。也由此驗證了，本發明所揭露之電路架構不僅可適用於如第21圖所示例之雙向設計，亦可以應用於如第20圖所示例之具有複數個輸入輸出端I/O-1, …I/O-n之多通道設計。
鑒於以上，與現有技術相較之下，可以確信的是通過本發明所公開之數個前述之實施例，其係可有效地降低靜電放電保護電路中的寄生接面電容，從而解決了現有技術中尚存之缺失。並且，基於本發明係可有效地應用於降低其寄生接面電容，並且仍然可以較佳地維持靜電放電保護電路結構之效能，本申請人請求其所揭露之技術方案的確具有極佳之產業利用性及競爭力。同時，驗證本發明所揭露之技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
1:靜電防護元件 2:被保護元件 10:靜電放電保護電路 10a:靜電放電保護電路 11:輸入輸出端 21:第一雙載子接面電晶體 31:第一靜電放電功率箝位元件 32:第二靜電放電功率箝位元件 101:箝位電路 Z1:齊納二極體 P1:PNP型之雙載子接面電晶體 N2:第二雙載子接面電晶體 S1:寄生矽控整流器 D3:二極體元件 10’:第二靜電放電保護電路 10a’:第二靜電放電保護電路
第1A圖係為先前技術中利用一傳統靜電放電保護對核心電路進行靜電防護之示意圖。 第1B圖係為先前技術中利用控向二極體來進行靜電放電保護之傳統電路架構圖。 第2圖係為根據第1B圖所示傳統之一常規ESD保護電路其半導體結構之截面圖。 第3圖係為根據本發明第一實施例具有低寄生電容之靜電放電保護電路之架構圖。 第4圖係為可用於實現第3圖中電路架構之一實施例，其中該第一靜電放電功率箝位元件係為一齊納二極體。 第5圖係為形成第4圖所示電路架構之一半導體結構截面圖。 第6圖係為可用於實現第3圖中電路架構之另一實施例，其中該第一靜電放電功率箝位元件係為一PNP型之雙載子接面電晶體。 第7圖係為形成第6圖所示電路架構之一半導體結構截面圖。 第8圖係為可用於實現第3圖中電路架構之再一實施例，其中該第一靜電放電功率箝位元件係為一NPN型之雙載子接面電晶體。 第9圖係為形成第8圖所示電路架構之一半導體結構截面圖。 第10A及第10B圖係公開有根據本發明第4圖，其中當有一正靜電放電脈衝注入輸入輸出端之電流流動方向。 第11A及第11B圖係公開有根據本發明第4圖，其中當有一負靜電放電脈衝注入輸入輸出端之電流流動方向。 第12圖係為根據本發明實施例具有低寄生電容之靜電放電保護電路當以一多通道設計時之電路架構圖。 第13圖係為根據本發明實施例具有低寄生電容之靜電放電保護電路當以一雙向設計時之電路架構圖。 第14圖係為根據本發明另一實施例具有低寄生電容之靜電放電保護電路之架構圖，其中第一靜電放電功率箝位元件係為一二極體元件。 第15A及第15B圖係公開有根據本發明第14圖，其中當有一正靜電放電脈衝注入輸入輸出端之電流流動方向。 第16A及第16B圖係公開有根據本發明第14圖，其中當有一負靜電放電脈衝注入輸入輸出端之電流流動方向。 第17圖係為第14圖所示電路架構以一水平元件實現時，其半導體結構之截面圖。 第18圖係為第14圖所示電路架構以一垂直元件實現時，其半導體結構之截面圖。 第19圖係為第14圖所示電路架構以一垂直元件實現時，其半導體結構之截面圖。 第20圖係為根據本發明第14圖之實施例具有低寄生電容之靜電放電保護電路當以一多通道設計時之電路架構圖。 第21圖係為根據本發明第14圖之實施例具有低寄生電容之靜電放電保護電路當以一雙向設計時之電路架構圖。
10:靜電放電保護電路
11:輸入輸出端
21:第一雙載子接面電晶體
31:第一靜電放電功率箝位元件

Claims (18)

  1. 一種具有低寄生電容之靜電放電保護電路，其係電性連接於一輸入輸出端與一接地端之間，包括：一第一雙載子接面電晶體，其係為NPN型之雙載子接面電晶體，其中，該第一雙載子接面電晶體之一基極和一射極係共同連接該輸入輸出端；以及一第一靜電放電功率箝位元件，係電性連接於該第一雙載子接面電晶體之一集極與該接地端之間，其中，當一正靜電放電脈衝或一負靜電放電脈衝係注入於該輸入輸出端時，具有低寄生電容之一靜電放電保護路徑係被形成，其中，當該負靜電放電脈衝係注入於該輸入輸出端時，所形成的該靜電放電保護路徑係由一寄生矽控整流器所組成。
  2. 如請求項1所述之具有低寄生電容之靜電放電保護電路，其中，該第一雙載子接面電晶體之該集極係可電性連接於一高電壓位準或浮接。
  3. 如請求項1所述之具有低寄生電容之靜電放電保護電路，其中，該第一靜電放電功率箝位元件係為一齊納二極體。
  4. 如請求項3所述之具有低寄生電容之靜電放電保護電路，其中，該具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型基板、一第一p型井型區、一第二p型井型區、一第一n型重摻雜區、一第一p型重摻雜區、一第二n型重摻雜區、一第二p型重摻雜區以及一第三n型重摻雜區，該n型基板中係提供有該第一p型井 型區與該第二p型井型區，該第一n型重摻雜區及該第一p型重摻雜區係形成於該第一p型井型區中，該第一n型重摻雜區及該第一p型重摻雜區係共同電性連接該輸入輸出端，該第二n型重摻雜區及該第二p型重摻雜區係形成於該第二p型井型區中，該第三n型重摻雜區係直接形成於該n型基板中，該第三n型重摻雜區係與該第二p型井型區中的該第二n型重摻雜區電性連接，該第二p型重摻雜區係連接該接地端，該第三n型重摻雜區與該第二n型重摻雜區係可共同連接至一高電壓位準或為浮接。
  5. 如請求項1所述之具有低寄生電容之靜電放電保護電路，其中，該第一靜電放電功率箝位元件係為一PNP型之雙載子接面電晶體，該第一雙載子接面電晶體的該集極係電性連接至該PNP型之雙載子接面電晶體的一射極，該PNP型之雙載子接面電晶體的一集極係電性連接該接地端。
  6. 如請求項5所述之具有低寄生電容之靜電放電保護電路，其中，該具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型基板、一第一p型井型區、一第一n型井型區、一第一n型重摻雜區、一第一p型重摻雜區、一第二p型重摻雜區、一第三p型重摻雜區、以及一第二n型重摻雜區，該n型基板中係提供有該第一p型井型區與該第一n型井型區，該第一n型重摻雜區及該第一p型重摻雜區係形成於該第一p型井型區中，該第一n型重摻雜區及該第一p型重摻雜區係共同電性連接該輸入輸出端，該第二p型重摻雜區及該第三p型重摻雜區係形成於該第一n型井型區中，該第二n型重摻雜區係直接形成於該n型基板中，該第二p型重摻雜區係連接該接地端，該第二n型重摻雜區係與該第三p型重摻 雜區電性連接，該n型基板中的該第二n型重摻雜區與該第一n型井型區中的該第三p型重摻雜區係可共同連接至一高電壓位準或為浮接。
  7. 如請求項1所述之具有低寄生電容之靜電放電保護電路，其中，該第一靜電放電功率箝位元件係為一第二雙載子接面電晶體，該第二雙載子接面電晶體係為一NPN型之雙載子接面電晶體，該第一雙載子接面電晶體的該集極係電性連接至該第二雙載子接面電晶體的一集極，且該第二雙載子接面電晶體的一基極與一射極係共同電性連接該接地端。
  8. 如請求項7所述之具有低寄生電容之靜電放電保護電路，其中，該具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型基板、一第一p型井型區、一第三p型井型區、一第一n型重摻雜區、一第一p型重摻雜區、一第二n型重摻雜區、一第二p型重摻雜區、一第三n型重摻雜區、以及一第四n型重摻雜區，該n型基板中係提供有該第一p型井型區與該第三p型井型區，該第一n型重摻雜區及該第一p型重摻雜區係形成於該第一p型井型區中，該第一n型重摻雜區及該第一p型重摻雜區係共同電性連接該輸入輸出端，該第二n型重摻雜區及該第二p型重摻雜區係形成於該第三p型井型區中，該第二n型重摻雜區及該第二p型重摻雜區係共同電性連接該接地端，該第四n型重摻雜區係直接形成於該n型基板中，該第三n型重摻雜區係形成於該第三p型井型區中，該第三p型井型區中的該第三n型重摻雜區係電性連接該n型基板中的該第四n型重摻雜區，該第三n型重摻雜區與該第四n型重摻雜區係可共同連接至一高電壓位準或為浮接。
  9. 如請求項1所述之具有低寄生電容之靜電放電保護電路，其中，當該正靜電放電脈衝係注入於該輸入輸出端時，所形成的該靜電放電保護路徑係由該第一雙載子接面電晶體與該第一靜電放電功率箝位元件所組成。
  10. 如請求項1所述之具有低寄生電容之靜電放電保護電路，其中，該第一靜電放電功率箝位元件係為一二極體元件，並且，一第二靜電放電功率箝位元件係與該二極體元件形成並聯，以在該正靜電放電脈衝注入時，提供一條新的靜電放電保護路徑。
  11. 如請求項10所述之具有低寄生電容之靜電放電保護電路，其中，該二極體元件之陽極係電性連接該接地端，該二極體元件之陰極係電性連接於該第一雙載子接面電晶體的該集極。
  12. 如請求項10所述之具有低寄生電容之靜電放電保護電路，其中，該具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型基板、一p型井型區、一第一n型重摻雜區、一第一p型重摻雜區、一第二n型重摻雜區、以及一第二p型重摻雜區，該n型基板中係提供有該p型井型區，該第一n型重摻雜區及該第一p型重摻雜區係形成於該p型井型區中，該第一n型重摻雜區及該第一p型重摻雜區係共同電性連接該輸入輸出端，該第二p型重摻雜區係形成於該n型基板中，該第二p型重摻雜區係連接該接地端，該第二n型重摻雜區係形成於該n型基板中，該第二n型重摻雜區係與該第二靜電放電功率箝位元件電性連接，該第二n型重摻雜區與該第二靜電放電功率箝位元件係可共同連接至一高電壓位準或為浮接。
  13. 如請求項10所述之具有低寄生電容之靜電放電保護電路，其中，該具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一n型重摻雜基板、一n型磊晶層、一p型井型區、一第一n型重摻雜區、一第一p型重摻雜區、以及一第二p型重摻雜區，該n型磊晶層係設置於該n型重摻雜基板上，該n型磊晶層中係形成有該p型井型區，該p型井型區中係形成有該第一n型重摻雜區及該第一p型重摻雜區，該第一n型重摻雜區及該第一p型重摻雜區係共同電性連接該輸入輸出端，該第二p型重摻雜區係形成於該n型磊晶層中，該第二p型重摻雜區係連接該接地端，該n型重摻雜基板係與該第二靜電放電功率箝位元件電性連接，該n型重摻雜基板與該第二靜電放電功率箝位元件係可共同連接至一高電壓位準或為浮接。
  14. 如請求項10所述之具有低寄生電容之靜電放電保護電路，其中，該具有低寄生電容之靜電放電保護電路係可以通過一半導體結構來實現，該半導體結構係包含有一p型重摻雜基板、一n型磊晶層、一p型井型區、一第一n型重摻雜區、一第一p型重摻雜區、以及一第二n型重摻雜區，該n型磊晶層係設置於該p型重摻雜基板上，該n型磊晶層中係形成有該p型井型區，該p型井型區中係形成有該第一n型重摻雜區及該第一p型重摻雜區，該第一n型重摻雜區及該第一p型重摻雜區係共同電性連接該輸入輸出端，該p型重摻雜基板係連接該接地端，該第二n型重摻雜區係形成於該n型磊晶層中，該第二n型重摻雜區係與該第二靜電放電功率箝位元件電性連接，該第二n型重摻雜區與該第二靜電放電功率箝位元件係可共同連接至一高電壓位準或為浮接。
  15. 如請求項10所述之具有低寄生電容之靜電放電保護電路，其中，當該正靜電放電脈衝係注入於該輸入輸出端時，所形成的該條新 的靜電放電保護路徑係由該第一雙載子接面電晶體與該第二靜電放電功率箝位元件所組成。
  16. 如請求項10所述之具有低寄生電容之靜電放電保護電路，其中，該第二靜電放電功率箝位元件係為一齊納二極體、一NPN型之雙載子接面電晶體、或一PNP型之雙載子接面電晶體。
  17. 一種具有低寄生電容之靜電放電保護結構，其係電性連接於一輸入輸出端與一接地端之間，包括：一第一靜電放電保護電路，包含有一第一雙載子接面電晶體以及一第一靜電放電功率箝位元件，其中，該第一雙載子接面電晶體係為NPN型之雙載子接面電晶體，該第一雙載子接面電晶體之一基極和一射極係共同連接該輸入輸出端，該第一靜電放電功率箝位元件係連接該第一雙載子接面電晶體之一集極；以及一第二靜電放電保護電路，包含該第一雙載子接面電晶體以及該第一靜電放電功率箝位元件，其中，該第一雙載子接面電晶體係為NPN型之雙載子接面電晶體，該第二靜電放電保護電路中的該第一雙載子接面電晶體之一基極和一射極係共同連接該接地端，該第二靜電放電保護電路中的該第一靜電放電功率箝位元件係連接該第二靜電放電保護電路中的該第一雙載子接面電晶體之一集極，該第一靜電放電保護電路中的該第一靜電放電功率箝位元件係連接該第二靜電放電保護電路中的該第一靜電放電功率箝位元件，且該第一靜電放電保護電路中的該第一雙載子接面電晶體之該集極係與該第二靜電放電保護電路中的該第一雙載子接面電晶體之該集極電性連接，以形成一雙向設計之電路結構。
  18. 如請求項17所述之具有低寄生電容之靜電放電保護結構，其中，該第一靜電放電功率箝位元件係為一二極體元件，一第二靜電放電功率箝位元件係電性連接於該第一靜電放電保護電路與該第二靜電放電保護電路之間，該二極體元件之陽極係電性連接該第二靜電放電功率箝位元件，該二極體元件之陰極係電性連接於該第一雙載子接面電晶體之該集極。
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