TW202139411A - 半導體裝置以及半導體結構 - Google Patents

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Abstract

一種半導體裝置用以保護內部電路，包括電晶體、第一摻雜區以及第二摻雜區。電晶體包括閘極端、源極端以及汲極端。閘極端耦接至接地端，源極端耦接至內部電路，汲極端耦接至輸入/輸出焊墊。第一摻雜區具有第一導電型。第二摻雜區具有第二導電型，且相互連接於第一摻雜區。第一摻雜區以及第二摻雜區形成閘極端。

Description

半導體裝置以及半導體結構
本發明係有關於一種半導體裝置以及半導體結構，特別係有關於一種作為靜電保護之半導體裝置以及半導體結構。
積體電路係可因各種不同的靜電放電事件而導致嚴重的損毀，一個主要的靜電放電機制係來自於人體，稱之為人體放電模式(Human Body Model, HBM)，人體於100毫微秒(nano-second(左右的時間內，產生數安培的尖端電流至積體電路而將電路燒毀。第二種靜電放電機制係來自於金屬物體，稱之為機器放電模式(Machine Model, MM)，其產生較人體放電模式更高上許多的上升時間以及電流位準。第三種靜電放電機制係為元件充電模式(Charged-Device Model, CDM)，其中積體電路本身累積電荷並在上升時間不到0.5毫微秒的時間內，放電至接地端。因此，我們需要有效的靜電保護裝置來保護積體電路免於靜電放電的危害。
有鑑於此，本發明提出一種半導體裝置，用以保護一內部電路，包括一電晶體、一第一摻雜區以及一第二摻雜區。上述電晶體包括一閘極端、一源極端以及一汲極端，其中上述閘極端耦接至一接地端，上述源極端耦接至上述內部電路，上述汲極端耦接至一輸入/輸出焊墊。上述第一摻雜區具有一第一導電型。上述第二摻雜區具有一第二導電型，其中上述第一摻雜區以及上述第二摻雜區相互連接，其中上述第一摻雜區以及上述第二摻雜區形成上述閘極端。
根據本發明之一實施例，上述第一導電型以及上述第二導電型係為不同。
根據本發明之一實施例，半導體裝置更包括一半導體基板、一第一井區、一第二井區、一第三井區以及一第四井區。上述半導體基板具有上述第一導電型。上述第一井區具有上述第二導電型，且形成於上述半導體基板中。上述第二井區具有上述第二導電型，且形成於上述第一井區中。上述第三井區具有上述第一導電型，形成於上述半導體基板中且與上述第一井區相互連接。上述第四井區具有上述第一導電型，形成於上述第一井區中，且位於上述第二井區以及上述第三井區之間，其中上述第一摻雜區以及上述第二摻雜區係形成於上述第四井區。
根據本發明之一實施例，半導體裝置更包括一第三摻雜區、一第四摻雜區以及一第五摻雜區。上述第三摻雜區具有上述第二導電型，形成於上述第二井區中。上述第四摻雜區具有上述第二導電型，形成於上述第一井區中且位於上述第三井區以及上述第四井區之間。上述第五摻雜區具有上述第一導電型，形成於上述第三井區中。
根據本發明之一實施例，上述第一摻雜區係位於上述第二摻雜區以及上述第三摻雜區之間。
根據本發明之另一實施例，上述第二摻雜區係位於上述第一摻雜區以及上述第三摻雜區之間。
根據本發明之一實施例，上述第三摻雜區形成上述汲極端。
根據本發明之一實施例，上述第四摻雜區形成上述源極端。
根據本發明之一實施例，上述第五摻雜區形成上述電晶體之一基極端，其中上述基極端係耦接至上述接地端。
根據本發明之一實施例，半導體裝置更包括一第一頂摻雜區以及一第二頂摻雜區。上述第一頂摻雜區具有上述第一導電型，形成於上述第一井區中且位於上述第二井區以及上述第四井區之間。上述第二頂摻雜區具有上述第一導電型，形成於上述第四井區中，其中上述第一摻雜區以及上述第二摻雜區形成於上述第二頂摻雜區中。
根據本發明之一實施例，第三摻雜區、上述第一摻雜區、上述第二摻雜區、上述第四摻雜區以及上述第五摻雜區係形成一同心圓結構。
根據本發明之一實施例，當上述輸入/輸出焊墊接收一靜電放電電流時，上述第三摻雜區、上述第一摻雜區以及上述第二摻雜區形成一雙極性電晶體，用以將上述靜電放電電流經上述閘極端排除至上述接地端，進而保護上述內部電路。
本發明更提出一種半導體結構，包括一半導體基板、一第一井區、一第二井區、一第三井區、一第四井區、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區以及一第五摻雜區。上述半導體基板具有一第一導電型。上述第一井區具有一第二導電型，且形成於上述半導體基板中。上述第二井區具有上述第二導電型，且形成於上述第一井區中。上述第三井區具有上述第一導電型，形成於上述半導體基板中且與上述第一井區相互連接。上述第四井區具有上述第一導電型，形成於上述第一井區中，且位於上述第二井區以及上述第三井區之間，其中上述第一摻雜區以及上述第二摻雜區係形成於上述第四井區。上述第一摻雜區具有上述第一導電型，形成於上述第四井區中。上述第二摻雜區具有上述第二導電型，形成於上述第四井區中且相互連接於上述第一摻雜區。上述第三摻雜區具有上述第二導電型，形成於上述第二井區中。上述第四摻雜區具有上述第二導電型，形成於上述第一井區中且位於上述第三井區以及上述第四井區之間。上述第五摻雜區具有上述第一導電型，形成於上述第三井區中。
根據本發明之一實施例，上述第一導電型以及上述第二導電型係為不同。
根據本發明之一實施例，上述第一摻雜區係位於上述第二摻雜區以及上述第三摻雜區之間。
根據本發明之另一實施例，上述第二摻雜區係位於上述第一摻雜區以及上述第三摻雜區之間。
根據本發明之一實施例，上述第一摻雜區以及上述第二摻雜區形成一電晶體之一閘極端，上述第三摻雜區形成上述電晶體之一源極端，上述第四摻雜區形成上述電晶體之一源極端，上述第五摻雜區形成上述電晶體之一基極端。
根據本發明之一實施例，上述閘極端以及上述基極端係耦接至一接地端，其中當上述汲極端接收一靜電放電電流時，上述第三摻雜區、上述第一摻雜區以及上述第二摻雜區形成一雙極性電晶體，用以將上述靜電放電電流經上述閘極端排除至上述接地端，進而保護上述內部電路。
根據本發明之一實施例，半導體結構更包括一第一頂摻雜區以及一第二頂摻雜區。上述第一頂摻雜區具有上述第一導電型，形成於上述第一井區中且位於上述第二井區以及上述第四井區之間。上述第二頂摻雜區具有上述第一導電型，形成於上述第四井區中，其中上述第一摻雜區以及上述第二摻雜區形成於上述第二頂摻雜區中。
根據本發明之一實施例，第三摻雜區、上述第一摻雜區、上述第二摻雜區、上述第四摻雜區以及上述第五摻雜區係形成一同心圓結構。
以下針對本揭露一些實施例之元件基底、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。
在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。
第1圖係顯示根據本發明之一實施例所述之積體電路之電路圖。如第1圖所示，積體電路100包括電晶體110、輸入/輸出焊墊120、電阻R以及內部電路130。電晶體110包括閘極端G、源極端S、汲極端D以及基極端B，其中閘極端G以及基極端B係耦接至接地端，汲極端D係耦接至輸入/輸出焊墊120，源極端S係透過電阻R而耦接至內部電路130。
根據本發明之一實施例，當輸入/輸出焊墊120接收到因靜電放電而產生之靜電放電電流IESD時，電晶體110須將靜電放電電流IESD排除，使得靜電放電電流IESD不會流經內部電路130而造成內部電路130損壞。根據本發明之一實施例，電晶體110係為接面場效電晶體。當正常工作時，電晶體110之閘極端G接地，使得輸入/輸出焊墊120耦接至內部電路130，並且電晶體110不影響內部電路130之效能。
第2圖係顯示根據本發明之一實施例所述之電晶體之剖面圖。電晶體200包括半導體基板SUB、第一井區W1、第二井區W2、第三井區W3以及第四井區W4。
半導體基板SUB具有第一導電型。根據本發明之一實施例，半導體基板SUB係為矽基板。根據本發明之其他實施例，半導體基板SUB亦可為具有第一導電型之輕摻雜之半導體基板。
第一井區W1形成於半導體基板SUB中，且具有第二導電型。根據本發明之一實施例，第一導電型為P型，第二導電型為N型。根據本發明之一實施例，第一井區W1可藉由離子佈植步驟形成。例如，可於預定第一井區W1之區域佈植磷離子或砷離子以形成第一井區W1。
第二井區W2形成於第一井區W1中，具有第二導電型。根據本發明之一實施例，第二井區W2可藉由離子佈植步驟形成。例如，可於預定第二井區W2之區域佈植磷離子或砷離子以形成第二井區W2。
第三井區W3形成於半導體基板SUB中，且與第一井區W1相互連接，其中第三井區W3具有第一導電型。根據本發明之一實施例，第三井區W3亦可藉由離子佈植步驟形成。例如，可於預定形成第三井區W3之區域佈植硼離子或銦離子以形成第三井區W3。在本實施例中，第三井區W3的摻雜濃度高於半導體基板SUB的摻雜濃度。
第四井區W4形成於第一井區W1中，且位於第二井區W2以及第三井區之間W3，其中，第四井區W4具有第一導電型。根據本發明之一實施例，第四井區W4亦可藉由離子佈植步驟形成。例如，可於預定形成第四井區W4之區域佈植硼離子或銦離子以形成第四井區W4。在本實施例中，第四井區W4的摻雜濃度高於半導體基板SUB的摻雜濃度。
根據本發明之一實施例，第一導電型以及第二導電型係為不同。換句話說，第一井區W1以及第二井區W2具有相同的導電型，半導體基板SUB、第三井區W3以及第四井區W4具有相同的導電型。
如第2圖所示，電晶體200更包括第一頂摻雜區TOP1以及第二頂摻雜區TOP2。第一頂摻雜區TOP1形成於第一井區W1中，且位於第二井區W2以及第四井區之間W4，其中第一頂摻雜區TOP1具有第一導電型。根據本發明之一實施例，第一頂摻雜區TOP1係與第二井區W2相互連接。第二頂摻雜區TOP2形成於第四井區W4中，且具有第一導電型。
如第2圖所示，電晶體200更包括第一摻雜區D1、第三摻雜區D3、第四摻雜區D4以及第五摻雜區D5。第一摻雜區D1係形成於第二頂摻雜區TOP2中，且具有第一導電型。根據本發明之一實施例，第一摻雜區D1之摻雜濃度高於第二頂摻雜區TOP2之摻雜濃度且高於第四井區W4之摻雜濃度。
第三摻雜區D3係形成於第二井區W2中，且具有第二導電型。根據本發明之一實施例，第三摻雜區D3之摻雜濃度高於第二井區W2之摻雜濃度。第四摻雜區D4形成於第一井區W1中，具有第二導電型。
如第2圖所示，第四摻雜區D4位於第三井區W3以及第四井區W4之間。根據本發明之一實施例，第四摻雜區D4之摻雜濃度高於第三井區W3之摻雜濃度。
第五摻雜區D5形成於第三井區W3中，具有第一導電型。根據本發明之一實施例，第五摻雜區D5之摻雜濃度高於第三井區W3之摻雜濃度。
如第2圖所示，電晶體200更包括第一隔離結構ISO1、第二隔離結構ISO2、第三隔離結構ISO3以及第四隔離結構ISO4。第一隔離結構ISO1位於第一摻雜區D1以及第三摻雜區D3之間，用以分隔第一摻雜區D1以及第三摻雜區D3。
如第2圖所示，第一隔離結構ISO1直接接觸第一摻雜區D1以及第三摻雜區D3，但並非用以限定本發明。根據本發明之其他實施例，第一隔離結構ISO1並未接觸第一摻雜區D1以及第三摻雜區D3之至少一者。
第二隔離結構ISO2位於第一摻雜區D1以及第四摻雜區D4之間，用以分隔第一摻雜區D1以及第四摻雜區D4。如第2圖所示，第二隔離結構ISO2直接接觸第一摻雜區D1以及第四摻雜區D4，但並非用以限定本發明。根據本發明之其他實施例，第二隔離結構ISO2並未接觸第一摻雜區D1以及第四摻雜區D4之至少一者。
第三隔離結構ISO3位於第四摻雜區D4以及第五摻雜區D5之間，用以分隔第四摻雜區D4以及第五摻雜區D5。如第2圖所示，第三隔離結構ISO3直接接觸第四摻雜區D4以及第五摻雜區D5，但並非用以限定本發明。根據本發明之其他實施例，第三隔離結構ISO3並未接觸第四摻雜區D4以及第五摻雜區D5之至少一者。
第四隔離結構ISO4相鄰於第五摻雜區D5，用以將第五摻雜區D5與其他半導體結構分隔。如第3圖所示，第四隔離結構ISO4直接接觸第五摻雜區D5，但並非用以限定本發明。根據本發明之其他實施例，第四隔離結構ISO4並未接觸第五摻雜區D5。
如第2圖所示，電晶體200更包括第一內連結構IC1、第二內連結構IC2、第三內連結構IC3以及第四內連結構IC4。第一內連結構IC1用以將第一摻雜區D1電性連接至閘極電極EG，其中閘極電極EG係對應至第1圖之電晶體110之閘極端G。如第2圖所示，閘極電極EG係耦接至接地端。
第二內連結構IC2用以將第三摻雜區D3電性連接至汲極電極ED，其中汲極電極ED係對應至第1圖之電晶體110之汲極端D。換句話說，汲極電極ED係耦接至第1圖之輸入/輸出焊墊120。第三內連接購IC3用以將第四摻雜區D4電性連接至源極電極ES，其中源極電極ES係對應至第1圖之電晶體110之源極端S。換句話說，源極電極ES係透過第1圖之電阻R而耦接至內部電路130。
第四內連結構IC4用以將第五摻雜區D5電性連接至基極電極EB，其中基極電極EB係對應至第1圖之電晶體110之基極端B。換句話說，基極電極EB係耦接至接地端。
根據本發明之一實施例，閘極電極EG、汲極電極ED、源極電極ES以及基極電極EB可利用相同或不同的金屬層而實現。
根據本發明之一實施例，當第1圖之電晶體110因靜電放電而自輸入/輸出焊墊120接收靜電放電電流IESD時，靜電浪電電流IESD係透過電晶體200之第一寄生二極體BD1及/或第二寄生二極體BD2，而流至接地端。
如第2圖所示，第一寄生二極體BD1係由第一井區W1以及第四井區W4之接面所形成，第二寄生二極體BD2係由第一井區W1以及第三井區W3以及半導體基板SUB之接面所形成。根據本發明之一實施例，當第一寄生二極體BD1導通時，靜電放電電流IESD經由汲極電極ED以及閘極電極EG而流至接地端。根據本發明之另一實施例，當第二寄生二極體BD2導通時，靜電放電電流IESD經由汲極電極ED以及基極電極EB而流至接地端。
根據本發明之一些實施例，當靜電放電時，第2圖之汲極電極ED以及閘極電極EG之間的跨壓可能過大，而導致第一寄生二極體BD1產生崩潰現象而導致電晶體200發生不可逆的損壞。為了提升電晶體200之耐受度，有需要提升電晶體200之靜電耐受能力。
第3圖係顯示根據本發明之另一實施例所述之電晶體之剖面圖。將第3圖之電晶體300與第2圖之電晶體200相比，電晶體300更包括第二摻雜區D2。如第3圖所示，第二摻雜區D2係形成於第二頂摻雜區TOP2，且與第一摻雜區D1相互連接，並且第二摻雜區D2具有第二導電型。如第3圖所示，第二摻雜區D2係位於第一摻雜區D1以及第三摻雜區D3之間。
如第3圖所示，第一內連結構IC1同時將第一摻雜區D1以及第二摻雜區D2電性連接至閘極電極EG，並且閘極電極EG係耦接至接地端。根據本發明之一實施例，當第一導電型係為P型，第二導電型係為N型時，第一摻雜區D1、第二摻雜區D2以及第三摻雜區D3係形成一寄生雙極性接面電晶體。
根據本發明之一實施例，當汲極電極ED接收到靜電放電電流IESD時，第一摻雜區D1、第二摻雜區D2以及第三摻雜區D3形成之寄生雙極性接面電晶體導通，使得靜電放電電流IESD得以經由閘極電極EG而快速排除至接地端，進而保護電晶體300。
第4圖係顯示根據本發明之又一實施例所述之電晶體之剖面圖。將第4圖之電晶體400與第3圖之電晶體300相比，電晶體400之第一摻雜區D1係位於第二摻雜區D2以及第三摻雜區D3之間，其中第一摻雜區D1、第二摻雜區D2以及第三摻雜區D3係形成一寄生雙極性接面電晶體。根據本發明之一實施例，第3圖之電晶體300之電流增益係大於第4圖之電晶體之電流增益，其中電流增益係為雙極性接面電晶體之集極電流與基極電流的比值。
第5圖係顯示根據本發明之一實施例所述之電晶體之上視圖，其中第5圖之電晶體500沿著點A至點A’之虛線的剖面圖，係如第3圖所示。如第5圖所示，電晶體500之第三摻雜區D3係對應至第3圖之第三摻雜區D3，電晶體500之第二摻雜區D2係對應至第3圖之第二摻雜區D2，電晶體500之第一摻雜區D1係對應至第3圖之第一摻雜區D1，電晶體500之第四摻雜區D4係對應至第3圖之第一摻雜區D4，電晶體500之第五摻雜區D5係對應至第3圖之第五摻雜區D5。
換句話說，電晶體500之第一摻雜區D1、第二摻雜區D2、第三摻雜區D3、第四摻雜區D4以及第五摻雜區D5係以第三摻雜區D3為圓心，而形成同心圓結構，其中電晶體500之第一摻雜區D1、第二摻雜區D2、第三摻雜區D3、第四摻雜區D4以及第五摻雜區D5之排列方式係如第3圖所示。
第6圖係顯示根據本發明之另一實施例所述之電晶體之上視圖。第6圖之電晶體600沿著點A至點A’之虛線的剖面圖，係如第3圖所示。相較於第5圖之電晶體500之第二摻雜區D2形成一整圈，電晶體600之第二摻雜區D2係形成於部分的區域610中，其中每個第二摻雜區D2係相距一既定距離。
第7圖係顯示根據本發明之一實施例所述之電晶體之上視圖，其中第7圖之電晶體700沿著點B至點B’之虛線的剖面圖，係如第4圖所示。如第7圖所示，電晶體700之第三摻雜區D3係對應至第4圖之第三摻雜區D3，電晶體700之第二摻雜區D2係對應至第4圖之第二摻雜區D2，電晶體700之第一摻雜區D1係對應至第5圖之第一摻雜區D1，電晶體700之第四摻雜區D4係對應至第4圖之第一摻雜區D4，電晶體700之第五摻雜區D5係對應至第4圖之第五摻雜區D5。
換句話說，電晶體700之第一摻雜區D1、第二摻雜區D2、第三摻雜區D3、第四摻雜區D4以及第五摻雜區D5係以第三摻雜區D3為圓心，而形成同心圓結構，其中電晶體700之第一摻雜區D1、第二摻雜區D2、第三摻雜區D3、第四摻雜區D4以及第五摻雜區D5之排列方式係如第4圖所示。
第8圖係顯示根據本發明之另一實施例所述之電晶體之上視圖，其中第8圖之電晶體800沿著點B至點B’之虛線的剖面圖，係如第4圖所示。相較於第7圖之電晶體700之第二摻雜區D2形成一整圈，電晶體800之第二摻雜區D2係形成於部分的區域810中，其中每個第二摻雜區D2係相距一既定距離。
第9圖係顯示根據本發明之又一實施例所述之電晶體之剖面圖。將第9圖之電晶體900與第2圖之電晶體200相比，電晶體900之第二摻雜區D2係均勻分布於第一摻雜區D1之中，並且第二摻雜區D2具有第二導電型，其中第一摻雜區D1、第二摻雜區D2以及第三摻雜區D3係形成一寄生雙極性接面電晶體。
第10圖係顯示根據本發明之又一實施例所述之電晶體之剖面圖。將第10圖之電晶體1000與第2圖之電晶體200相比，電晶體1000之第二摻雜區D2係形成於第二頂摻雜區TOP2中，且具有第二導電型。此外，第10圖之電晶體1000之第一摻雜區D1係均勻分布於第二摻雜區D2之中，其中第一摻雜區D1、第二摻雜區D2以及第三摻雜區D3係形成一寄生雙極性接面電晶體。
第11圖係顯示根據本發明之一實施例所述之電晶體之上視圖，其中第11圖之電晶體1100沿著點C至點C’之虛線的剖面圖，係如第9圖所示。如第11圖所示，電晶體1100之第二摻雜區D2係劃分為複數區塊，並且複數區塊係均勻分佈於第一摻雜區D1中。
如第11圖所示，電晶體1100之第三摻雜區D3係對應至第9圖之第三摻雜區D3，電晶體1100之第二摻雜區D2係對應至第9圖之第二摻雜區D2，電晶體1100之第一摻雜區D1係對應至第9圖之第一摻雜區D1，電晶體1100之第四摻雜區D4係對應至第9圖之第一摻雜區D4，電晶體1100之第五摻雜區D5係對應至第9圖之第五摻雜區D5。
第12圖係顯示根據本發明之一實施例所述之電晶體之上視圖，其中第12圖之電晶體1200沿著點D至點D’之虛線的剖面圖，係如第10圖所示。如第12圖所示，電晶體1200之第一摻雜區D1係劃分為複數區塊，並且複數區塊係均勻分佈於第二摻雜區D2中。
如第12圖所示，電晶體1200之第三摻雜區D3係對應至第10圖之第三摻雜區D3，電晶體1200之第二摻雜區D2係對應至第10圖之第二摻雜區D2，電晶體1200之第一摻雜區D1係對應至第10圖之第一摻雜區D1，電晶體1200之第四摻雜區D4係對應至第10圖之第一摻雜區D4，電晶體1200之第五摻雜區D5係對應至第10圖之第五摻雜區D5。
本發明提出了具有靜電放電防護功能之電晶體，透過於閘極端加入額外的摻雜區，使得電晶體在不增加電路面積、不增加製造程序且不影響效能的情況下，增加電晶體之靜電放電的防護能力。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100,200,300,400,500,600,700,800:積體電路 110:電晶體 120:輸入/輸出焊墊 130:內部電路 610,810:區域 R:電阻 G:閘極端 S:源極端 D:汲極端 B:基極端 IESD:靜電放電電流 SUB:半導體基板 W1:第一井區 W2:第二井區 W3:第三井區 W4:第四井區 TOP1:第一頂摻雜區 TOP2:第二頂摻雜區 D1:第一摻雜區 D2:第二摻雜區 D3:第三摻雜區 D4:第四摻雜區 D5:第五摻雜區 ISO1:第一隔離結構 ISO2:第二隔離結構 ISO3:第三隔離結構 ISO4:第四隔離結構 IC1:第一內連結構 IC2:第二內連結構 IC3:第三內連結構 IC4:第四內連結構 EG:閘極電極 ED:汲極電極 ES:源極電極 EB:基極電極 BD1:第一寄生二極體 BD2:第二寄生二極體
第1圖係顯示根據本發明之一實施例所述之積體電路之電路圖； 第2圖係顯示根據本發明之一實施例所述之電晶體之剖面圖； 第3圖係顯示根據本發明之另一實施例所述之電晶體之剖面圖； 第4圖係顯示根據本發明之又一實施例所述之電晶體之剖面圖； 第5圖係顯示根據本發明之一實施例所述之電晶體之上視圖； 第6圖係顯示根據本發明之另一實施例所述之電晶體之上視圖； 第7圖係顯示根據本發明之一實施例所述之電晶體之上視圖； 第8圖係顯示根據本發明之另一實施例所述之電晶體之上視圖； 第9圖係顯示根據本發明之又一實施例所述之電晶體之剖面圖； 第10圖係顯示根據本發明之又一實施例所述之電晶體之剖面圖； 第11圖係顯示根據本發明之一實施例所述之電晶體之上視圖；以及 第12圖係顯示根據本發明之一實施例所述之電晶體之上視圖。
300:積體電路
IESD:靜電放電電流
SUB:半導體基板
W1:第一井區
W2:第二井區
W3:第三井區
W4:第四井區
TOP1:第一頂摻雜區
TOP2:第二頂摻雜區
D1:第一摻雜區
D2:第二摻雜區
D3:第三摻雜區
D4:第四摻雜區
D5:第五摻雜區
ISO1:第一隔離結構
ISO2:第二隔離結構
ISO3:第三隔離結構
ISO4:第四隔離結構
IC1:第一內連結構
IC2:第二內連結構
IC3:第三內連結構
IC4:第四內連結構
EG:閘極電極
ED:汲極電極
ES:源極電極
EB:基極電極

Claims (17)

  1. 一種半導體裝置，用以保護一內部電路，包括： 一電晶體，包括一閘極端、一源極端以及一汲極端，其中上述閘極端耦接至一接地端，上述源極端耦接至上述內部電路，上述汲極端耦接至一輸入/輸出焊墊； 一第一摻雜區，具有一第一導電型；以及 一第二摻雜區，具有一第二導電型，其中上述第一摻雜區以及上述第二摻雜區相互連接，其中上述第一摻雜區以及上述第二摻雜區形成上述閘極端，其中上述第一導電型以及上述第二導電型係為不同。
  2. 如請求項1之半導體裝置，更包括： 一半導體基板，具有上述第一導電型； 一第一井區，具有上述第二導電型，且形成於上述半導體基板中； 一第二井區，具有上述第二導電型，且形成於上述第一井區中； 一第三井區，具有上述第一導電型，形成於上述半導體基板中且與上述第一井區相互連接；以及 一第四井區，具有上述第一導電型，形成於上述第一井區中，且位於上述第二井區以及上述第三井區之間，其中上述第一摻雜區以及上述第二摻雜區係形成於上述第四井區。
  3. 如請求項2之半導體裝置，更包括： 一第三摻雜區，具有上述第二導電型，形成於上述第二井區中； 一第四摻雜區，具有上述第二導電型，形成於上述第一井區中且位於上述第三井區以及上述第四井區之間；以及 一第五摻雜區，具有上述第一導電型，形成於上述第三井區中。
  4. 如請求項3之半導體裝置，其中上述第一摻雜區係位於上述第二摻雜區以及上述第三摻雜區之間。
  5. 如請求項3之半導體裝置，其中上述第二摻雜區係位於上述第一摻雜區以及上述第三摻雜區之間。
  6. 如請求項3之半導體裝置，其中上述第二摻雜區係劃分為複數區塊，其中上述區塊係均勻分佈位於上述第一摻雜區之中。
  7. 如請求項3之半導體裝置，其中上述第一摻雜區係劃分為複數區塊，其中上述區塊係均勻分佈位於上述第二摻雜區之中。
  8. 如請求項3之半導體裝置，其中上述第三摻雜區形成上述汲極端，上述第四摻雜區形成上述源極端以及上述第五摻雜區形成上述電晶體之一基極端，其中上述基極端係耦接至上述接地端。
  9. 如請求項3之半導體裝置，更包括： 一第一頂摻雜區，具有上述第一導電型，形成於上述第一井區中且位於上述第二井區以及上述第四井區之間；以及 一第二頂摻雜區，具有上述第一導電型，形成於上述第四井區中，其中上述第一摻雜區以及上述第二摻雜區形成於上述第二頂摻雜區中。
  10. 如請求項9之半導體裝置，其中第三摻雜區、上述第一摻雜區、上述第二摻雜區、上述第四摻雜區以及上述第五摻雜區係形成一同心圓結構。
  11. 如請求項9之半導體裝置，其中當上述輸入/輸出焊墊接收一靜電放電電流時，上述第三摻雜區、上述第一摻雜區以及上述第二摻雜區形成一雙極性電晶體，用以將上述靜電放電電流經上述閘極端排除至上述接地端，進而保護上述內部電路。
  12. 一種半導體結構，包括： 一半導體基板，具有一第一導電型； 一第一井區，具有一第二導電型，且形成於上述半導體基板中； 一第二井區，具有上述第二導電型，且形成於上述第一井區中； 一第三井區，具有上述第一導電型，形成於上述半導體基板中且與上述第一井區相互連接； 一第四井區，具有上述第一導電型，形成於上述第一井區中，且位於上述第二井區以及上述第三井區之間； 一第一摻雜區，具有上述第一導電型，形成於上述第四井區中； 一第二摻雜區，具有上述第二導電型，形成於上述第四井區中且相互連接於上述第一摻雜區，其中上述第一摻雜區以及上述第二摻雜區形成一電晶體之一閘極端； 一第三摻雜區，具有上述第二導電型，形成於上述第二井區中，其中上述第三摻雜區形成上述電晶體之一汲極端； 一第四摻雜區，具有上述第二導電型，形成於上述第一井區中且位於上述第三井區以及上述第四井區之間其中上述第四摻雜區形成上述電晶體之一源極端；以及 一第五摻雜區，具有上述第一導電型，形成於上述第三井區中，其中上述第一導電型以及上述第二導電型係為不同，上述第五摻雜區形成上述電晶體之一基極端。
  13. 如請求項12之半導體結構，其中上述第一摻雜區係位於上述第二摻雜區以及上述第三摻雜區之間。
  14. 如請求項12之半導體結構，其中上述第二摻雜區係位於上述第一摻雜區以及上述第三摻雜區之間。
  15. 如請求項12之半導體結構，其中上述第二摻雜區係劃分為複數區塊，其中上述區塊係均勻分佈位於上述第一摻雜區之中。
  16. 如請求項12之半導體結構，其中上述第一摻雜區係劃分為複數區塊，其中上述區塊係均勻分佈位於上述第二摻雜區之中。
  17. 如請求項12之半導體結構，其中上述閘極端以及上述基極端係耦接至一接地端，其中當上述汲極端接收一靜電放電電流時，上述第三摻雜區、上述第一摻雜區以及上述第二摻雜區形成一雙極性電晶體，用以將上述靜電放電電流經上述閘極端排除至上述接地端，進而保護一內部電路。
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