TW202343791A - 半導體結構及其製造方法 - Google Patents
半導體結構及其製造方法 Download PDFInfo
- Publication number
- TW202343791A TW202343791A TW111115936A TW111115936A TW202343791A TW 202343791 A TW202343791 A TW 202343791A TW 111115936 A TW111115936 A TW 111115936A TW 111115936 A TW111115936 A TW 111115936A TW 202343791 A TW202343791 A TW 202343791A
- Authority
- TW
- Taiwan
- Prior art keywords
- diffusion
- well
- region
- diffusion region
- area
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 359
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000002955 isolation Methods 0.000 claims description 18
- 230000003071 parasitic effect Effects 0.000 description 19
- 239000000463 material Substances 0.000 description 10
- CFMYXEVWODSLAX-QOZOJKKESA-N tetrodotoxin Chemical compound O([C@@]([C@H]1O)(O)O[C@H]2[C@@]3(O)CO)[C@H]3[C@@H](O)[C@]11[C@H]2[C@@H](O)N=C(N)N1 CFMYXEVWODSLAX-QOZOJKKESA-N 0.000 description 9
- -1 boron ions Chemical class 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 229910001449 indium ion Inorganic materials 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一種半導體結構，包括基板、第一井區、第二井區、第三井區、第四井區、第一擴散區、第二擴散區、第三擴散區、第四擴散區、第五擴散區、第六擴散區以及閘極結構。第一井區以及第二井區形成於基板之上且相接觸。第三井區形成於第二井區之中。第四井區形成於第三井區之中。相互遠離之第一擴散區以及第二擴散區形成於第四井區中。相互遠離之第三擴散區以及第四擴散區形成於第三井區中。相接觸之第五擴散區以及第六擴散區形成於第一井區中。閘極結構形成於第一井區以及第二井區之上。
Description
本發明係有關於一種半導體結構及其製造方法，特別係有關於一種橫向絕緣閘極雙極性電晶體之半導體結構及其製造方法。
橫向絕緣閘極雙極性電晶體(Lateral Insulated Gate Bipolar Transistor，LIGBT)係為一種少數載子元件，具有高輸入阻抗以及高電流驅動能力。許多設計人員將橫向絕緣閘極雙極性電晶體視為同時具有金屬氧化物半導體(MOS)之輸入特性以及雙極性接面型電晶體(bipolar junction transistor，BJT)之輸出特性的電壓控制雙極性元件。橫向絕緣閘極雙極性電晶體整合了功率金屬氧化物半導體以及雙極性接面型電晶體器件之功能，並結合了兩者的最佳優點於一身，以實現最佳的元件特性。
本發明在此揭露了半導體結構及其製造方法，用以形成橫向絕緣閘極雙極性電晶體。本發明所提出之橫向絕緣閘極雙極性電晶體能夠在集極端之電壓大於射極端之電壓時有效地抑制回彈現象，並且在射極端之電壓大於集極端之電壓時提供射極端之電荷排除至集極端之路徑，使得橫向絕緣閘極雙極性電晶體之效能得以顯著的提升。
有鑑於此，本發明提出一種半導體結構，包括一基板、一第一井區、一第二井區、一第三井區、一第四井區、一第一擴散區、一第二擴散區、一第三擴散區、一第四擴散區、一第五擴散區、一第六擴散區以及一閘極結構。上述第一井區形成於上述基板之上。上述第二井區形成於上述基板之上且與上述第一井區相接觸。上述第三井區形成於上述第二井區之中。上述第四井區形成於上述第三井區之中。上述第一擴散區形成於上述第四井區中。上述第二擴散區形成於上述第四井區中，與上述第一擴散區相互遠離。上述第三擴散區形成於上述第三井區中。上述第四擴散區形成於上述第三井區中，與上述第三擴散區相互遠離。上述第五擴散區形成於上述第一井區中。上述第六擴散區形成於上述第一井區中，上述第六擴散區與上述第五擴散區相接觸。上述閘極結構形成於上述第一井區以及上述第二井區之上。
根據本發明之一實施例，上述第一井區、上述第四井區、上述第一擴散區、上述第四擴散區、上述第五擴散區以及上述基板具有一第一導電型，上述第二井區、上述第三井區、上述第二擴散區、上述第三擴散區以及上述第六擴散區具有一第二導電型。
根據本發明之一實施例，上述第一導電型係為P型，上述第二導電型係為N型。
根據本發明之一實施例，上述第一井區之摻雜濃度與上述第四井區之摻雜濃度相似且皆大於上述基板之摻雜濃度。
根據本發明之一實施例，上述第二井區之摻雜濃度係小於上述第三井區之摻雜濃度。
根據本發明之一實施例，上述第一擴散區以及上述第二擴散區係沿著一第一方向排列，上述第三擴散區以及上述第四擴散區係沿著上述第一方向排列，上述第五擴散區以及上述第六擴散區係沿著上述第一方向排列。上述第一擴散區以及上述第三擴散區係沿著一第二方向排列，上述第二擴散區以及上述第四擴散區係沿著上述第二方向排列。上述第一方向係與上述第二方向不同。
根據本發明之一實施例，上述半導體結構更包括一隔離結構。上述隔離結構形成於上述第一擴散區與上述第二擴散區之間以及上述第三擴散區與上述第四擴散區之間。
根據本發明之一實施例，上述第一擴散區以及上述第三擴散區相互電性連接且為浮接狀態。
根據本發明之一實施例，上述半導體結構用以形成一橫向絕緣閘極雙極性電晶體。上述第二擴散區以及上述第四擴散區相互電性連接而形成一集極端，上述第五擴散區以及上述第六擴散區相互電性連接而形成一射極端，上述閘極結構形成一閘極端。
根據本發明之一實施例，當上述集極端之電壓大於上述射極端之電壓時，上述第二擴散區以及上述第四井區係為逆偏以抑制上述橫向絕緣閘極雙極性電晶體產生一回彈(snapback)現象。
根據本發明之一實施例，當上述集極端之電壓小於上述射極端之電壓時，上述射極端之電荷透過上述第一井區至上述第二擴散區之路徑排除至上述集極端。
本發明更提出一種製造方法，用以形成一半導體結構。上述製造方法包括提供一基板；於上述基板之上形成一第一井區；於上述基板之上形成一第二井區。上述第一井區以及上述第二井區相接觸；於上述第二井區中形成一第三井區；於上述第三井區中形成一第四井區；於上述第四井區中形成一第一擴散區；於上述第四井區中形成一第二擴散區。上述第二擴散區係與上述第一擴散區相互遠離；於上述第三井區中形成一第三擴散區；於上述第三井區中形成一第四擴散區。上述第四擴散區與上述第三擴散區相互遠離；於上述第一井區中形成一第五擴散區；於上述第一井區中形成一第六擴散區。上述第六擴散區與上述第五擴散區相接觸；以及形成一閘極結構且形成於上述第一井區以及上述第二井區之上。
根據本發明之一實施例，上述第一井區、上述第四井區、上述第一擴散區、上述第四擴散區、上述第五擴散區以及上述基板具有一第一導電型，上述第二井區、上述第三井區、上述第二擴散區、上述第三擴散區以及上述第六擴散區具有一第二導電型。
根據本發明之一實施例，上述第一井區之摻雜濃度與上述第四井區之摻雜濃度相似且皆大於上述基板之摻雜濃度。
根據本發明之一實施例，上述第二井區之摻雜濃度係小於上述第三井區之摻雜濃度。
根據本發明之一實施例，上述第一擴散區以及上述第二擴散區係沿著一第一方向排列，上述第三擴散區以及上述第四擴散區係沿著上述第一方向排列，上述第五擴散區以及上述第六擴散區係沿著上述第一方向排列。上述第一擴散區以及上述第三擴散區係沿著一第二方向排列，上述第二擴散區以及上述第四擴散區係沿著上述第二方向排列。上述第一方向係與上述第二方向不同。
根據本發明之一實施例，上述製造方法更包括形成一隔離結構。上述隔離結構位於上述第一擴散區與上述第二擴散區之間以及上述第三擴散區與上述第四擴散區之間。
根據本發明之一實施例，上述第一擴散區以及上述第三擴散區相互電性連接且為浮接狀態。
根據本發明之一實施例，上述半導體結構用以形成一橫向絕緣閘極雙極性電晶體。上述第二擴散區以及上述第四擴散區相互電性連接而形成一集極端，上述第五擴散區以及上述第六擴散區相互電性連接而形成一射極端，上述閘極結構形成一閘極端。
根據本發明之一實施例，當上述集極端之電壓大於上述射極端之電壓時，上述第二擴散區以及上述第四井區係為逆偏以抑制上述橫向絕緣閘極雙極性電晶體產生一回彈(snapback)現象。當上述集極端之電壓小於上述射極端之電壓時，上述射極端之電荷透過上述第一井區至上述第二擴散區之路徑排除至上述集極端。
以下針對本揭露一些實施例之元件基底、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。
在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。
能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。
本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。
在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。
第1圖係顯示根據本發明之一實施例所述之半導體結構之上視圖。第2圖係顯示根據本發明之第1圖之半導體結構沿著虛線A-A’之剖面圖。如第1圖以及第2圖所示，半導體結構100包括基板SUB、第一井區W1、第二井區W2、第三井區W3。基板SUB具有第一導電型。根據本發明之一實施例，基板SUB係為矽基板。根據本發明之另一實施例，基板SUB亦可為具有第一導電型之輕摻雜之基板。
第一井區W1形成於基板SUB中，且具有第一導電型。根據本發明之一實施例，第一導電型為P型，第二導電型為N型。根據本發明之一實施例，第一井區W1可藉由離子佈植步驟形成。例如，可於預定形成第一井區W1之區域佈植硼離子或銦離子以形成第一井區W1。在本實施例中，第一井區W1的摻雜濃度高於基板SUB的摻雜濃度。
第二井區W2形成於基板SUB中，並具有第二導電型。根據本發明之一實施例，第二井區W2可藉由離子佈植步驟形成。例如，可於預定第二井區W2之區域佈植磷離子或砷離子以形成第二井區W2。根據本發明之一實施例，第二井區W2又稱為飄移區(drift region)。
第三井區W3形成於第二井區W2中，並具有第二導電型，其中第三井區W3之摻雜濃度係高於第二井區W2之摻雜濃度。根據本發明之一實施例，第三井區W3可藉由離子佈植步驟形成。例如，可於預定第三井區W3之區域佈植磷離子或砷離子以形成第三井區W3。根據本發明之一實施例，第三井區W3又稱為緩衝區(buffer)。
如第2圖所示，半導體結構100可更包括氧化埋層(Buried Oxide Layer，BOX)BOX，其中氧化埋層BOX係形成於基板SUB中，並且第一井區W1以及第二井區W2係形成於氧化埋層BOX之上且相互接觸。根據本發明之一些實施例，半導體結構100可包括氧化埋層BOX，也可不包括氧化埋層BOX，在此係以半導體結構100包括氧化埋層BOX做為說明解釋，並非以任何形式限定於此。
如第1圖以及第2圖所示，半導體結構100更包括第一擴散區DF1、第二擴散區DF2、第三擴散區DF3以及第四擴散區DF4。第一擴散區DF1以及第二擴散區DF2係形成於第三井區W3中，其中第一擴散區DF1具有第二導電型，第二擴散區DF2具有第一導電型。根據本發明之一實施例，第一擴散區DF1之摻雜濃度係大於第三井區W3之摻雜濃度。
如第1圖以及第2圖所示，第三擴散區DF3以及第四擴散區DF4係形成於第一井區W1中，第四擴散區DF4係位於第三擴散區DF3以及第二井區W2之間。第三擴散區DF3具有第一導電型，第四擴散區DF4具有第二導電型。根據本發明之一實施例，第三擴散區DF3之摻雜濃度係大於第一井區W1之摻雜濃度。
如第1圖所示，第一摻雜區DF1以及第二摻雜區DF2之排列方向，係與第三摻雜區DF3以及第四摻雜區DF4之排列方向不同。如第1圖之實施例所示，第一方向係為Y方向，第二方向係為X方向。如第1圖以及第2圖所示，半導體結構100更包括閘極結構110。閘極結構110係形成於第一井區W1以及第二井區W2之上，且覆蓋第一井區W1以及第二井區W2。根據本發明之一些實施例，在第1圖中，閘極結構110會超過第一井區W1以及第二井區W2之上下邊緣，以有效阻隔電流，在此係以閘極結構110切齊第一井區W1以及第二井區W2之上下邊緣作為說明解釋，並未以任何形式限定於此。
根據本發明之一實施例，第1圖以及第2圖之半導體結構100係形成橫向絕緣閘極雙極性電晶體，其中第一擴散區DF1以及第二擴散區DF2相互電性連接而形成橫向絕緣閘極雙極性電晶體之集極端C，閘極結構110形成絕緣閘極雙極性電晶體之閘極端G，第三擴散區DF3以及第四擴散區DF4相互電性連接而形成絕緣閘極雙極性電晶體之射極端E。
根據本發明之一實施例，閘極結構110可覆蓋第四擴散區DF4。如第1圖之實施例所示，在此係以閘極結構110覆蓋第四擴散區DF4為例進行說明，並非以任何形式限定於此。
根據本發明之一實施例，當半導體結構100之絕緣閘極雙極性電晶體之集極端C之電壓超過射極端E之電壓且導通第二擴散區DF2、第三井區W3以及第一井區W1所形成之寄生的雙極性接面型電晶體時，橫向絕緣閘極雙極性電晶體會產生回彈(snapback)現象而降低效能。
當橫向絕緣閘極雙極性電晶體在正向導通時，初期由於集極之N型部分(n-collector)的存在，從射極注入漂移區的電子會先通過之N型部分(n-collector)流出集極，此時只有電子導電，稱為單極性導電模式。隨著流過集極之P型部分(p-collector)的電流逐漸增大，P型部分( p-collector)和N型漂移區形成的PN接面之間的電壓會逐漸增大。當超過臨界電壓(例如，0.7V)時，PN接面導通，大量電洞從P型部分(p-collector)注入N型漂移區，發生電導調製效應，使電晶體進入雙極性導電模式，反映到正向導通曲線上時就會產生一個「電壓回跳現象」，曲線上的電壓和電流會產生突變，即出現負電阻效應，又稱回彈(snapback)效應，該現象會帶來一系列問題從而影響橫向絕緣閘極雙極性電晶體的可靠性，比如會造成局部電流過大，使器件無法正常工作甚至燒毀，進而導致整個電路的崩潰。
第3圖係顯示根據本發明之另一實施例所述之半導體結構之上視圖。將第3圖之半導體結構300與第1圖之半導體結構100相比，半導體結構300更包括第四井區W4、第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8。
如第3圖所示，第四井區W4係形成於第三井區W3中並具有第一導電型。根據本發明之一實施例，第四井區W4可藉由離子佈植步驟形成。例如，可於預定形成第四井區W4之區域佈植硼離子或銦離子以形成第四井區W4。根據本發明之一些實施例，第四井區W4之摻雜濃度與第一井區W1之摻雜濃度相近。
第4圖係顯示根據本發明之第3圖之半導體結構沿著虛線B-B’之剖面圖。如第3圖以及第4圖所示，第五擴散區DF5以及第六擴散區DF6係形成於第四井區W4中，其中第五擴散區DF5具有第一導電型，第六擴散區DF6具有第二導電型。此外，第五擴散區DF5以及第六擴散區DF6相互遠離。
第5圖係顯示根據本發明之第3圖之半導體結構沿著虛線D-D’之剖面圖。如第3圖以及第5圖所示，第七擴散區DF7以及第八擴散區DF8係形成於第三井區W3中，其中第七擴散區DF7具有第二導電型，第八擴散區具有第一導電型。此外，第七擴散區DF7以及第八擴散區DF8相互遠離。
如第3圖所示，第三擴散區DF3與第四擴散區DF4、第五擴散區DF5與第六擴散區DF6以及第七擴散區DF7與第八擴散區DF8係沿著第一方向排列，第五擴散區DF5與第七擴散區DF7以及第六擴散區DF6與第八擴散區DF8係沿著第二方向排列，其中第一方向係與第二方向不同。如第3圖之實施例所示，第一方向係為X方向，第二方向係為Y方向。
如第3圖、第4圖以及第5圖所示，半導體結構300更包括隔離結構ISO。隔離結構ISO形成於第三井區W3以及第四井區W4中，且位於第五擴散區DF5與第六擴散區DF6之間以及第七擴散區DF7與第八擴散區DF8之間。如第3圖、第4圖以及第5圖所示，隔離結構ISO直接接觸第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8，但並非用以限定本發明。根據本發明之其他實施例，隔離結構ISO並未接觸第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8之至少一者。
根據本發明之一實施例，半導體結構300係形成橫向絕緣閘極雙極性電晶體，第三擴散區DF3以及第四擴散區DF4相互電性連接而形成橫向絕緣閘極雙極性電晶體之射極端E，第五擴散區DF5以及第七擴散區DF7相互電性連接而為浮接狀態，第六擴散區DF6以及第八擴散區DF8相互電性連接而為橫向絕緣閘極雙極性電晶體之集極端C，閘極結構110係形成橫向絕緣閘極雙極性電晶體之閘極端G。根據本發明之一實施例，第三擴散區DF3以及第四擴散區DF4兩者在操作時電位相同，電性連接在一起可縮小橫向絕緣閘極雙極性電晶體的尺寸。
如第4圖所示，第一井區W1(包括第三擴散區DF3)、第二井區W2(包括第三井區W3)以及第四井區W4(包括第五擴散區DF5)係形成第一寄生雙極性接面型電晶體BJT1，第二井區W2(包括第三井區W3)、第四井區W4以及第六擴散區DF6係形成第二寄生雙極性接面型電晶體BJT2。根據本發明之一實施例，第一寄生雙極性接面型電晶體BJT1係為PNP，第二寄生雙極性接面型電晶體BJT2係為NPN。
此外，由於第五擴散區DF5以及第七擴散區DF7相互電性連接，因此等同於第二井區W2、第三井區W3、第四井區W4以及第五擴散區DF5相互電性連接，使得第一寄生雙極性接面型電晶體BJT1以及第二寄生雙極性接面型電晶體BJT2皆耦接為二極體形式。因此，耦接為二極體形式之第一寄生雙極性接面型電晶體BJT1以及第二寄生雙極性接面型電晶體BJT2係相互串接於射極端E以及集極端C之間。換句話說，當射極端E之電壓超過集極端C之電壓時，耦接為二極體形式之第一寄生雙極性接面型電晶體BJT1以及第二寄生雙極性接面型電晶體BJT2皆為導通。
根據本發明之一實施例，當半導體結構300之橫向絕緣閘極雙極性電晶體的集極端C之電壓大於射極端E之電壓時，第4圖之第一寄生雙極性接面型電晶體BJT1以及第二寄生雙極性接面型電晶體BJT2係為不導通，而電流自集極端C經第5圖所示之第八擴散區DF8、第三井區W3、第二井區W2、第一井區W1、第三擴散區DF3以及第四擴散區DF4而流至射極端E。
根據本發明之另一實施例，當半導體結構300之橫向絕緣閘極雙極性電晶體的射極端E之電壓大於集極端C之電壓時，第4圖之第一寄生雙極性接面型電晶體BJT1以及第二寄生雙極性接面型電晶體BJT2係為導通，進而箝制射極端E至集極端C之跨壓。此外，射極端E之電荷透過第一寄生雙極性接面型電晶體BJT1以及第二寄生雙極性接面型電晶體BJT2而排除至集極端C。
將第3-5圖之半導體結構300所形成之橫向絕緣閘極雙極性電晶體與第1-2圖之半導體結構100所形成之橫向絕緣閘極雙極性電晶體相比，半導體結構300多了浮接狀態之第四井區W4、第五擴散區DF5以及第七擴散區DF7而抑制了回彈現象，進而增進半導體結構300所形成之橫向絕緣閘極雙極性電晶體之效能。
第6A-6G係顯示根據本發明之一實施例所述之半導體結構之製造方法之流程圖。如第6A圖所示，首先提供基板SUB。根據本發明之一些實施例，基板SUB可包括氧化埋層。在第6A-6F之實施例中，係以不包括氧化埋層為例進行說明解釋，並非以任何形式限定於此。
接著，在基板SUB上形成第一井區W1以及第二井區W2，其中第一井區W1具有第一導電型，第二井區W2具有第二導電型。根據本發明之一實施例，第一井區W1以及第二井區W2相互接觸。根據本發明之一實施例，第一導電型為P型，第二導電型為N型。
如第6B圖所示，在第二井區W2中形成第三井區W3，其中第三井區W3具有第二導電型。根據本發明之一實施例，第三井區W3之摻雜濃度係高於第二井區W2之摻雜濃度。
如第6C圖所示，在第三井區W3中形成第四井區W4，其中第四井區W4具有第一導電型。根據本發明之一實施例，第四井區W4之摻雜濃度係與第一井區W1之摻雜濃度相近。根據本發明之一實施例，基板SUB具有第一導電型，並且第四井區W4以及第一井區W1之摻雜濃度皆高於基板SUB之摻雜濃度。
如第6D圖所示，在第一井區W1定義形成第三擴散區DF3以及第四擴散區DF4之區域，在第四井區W4定義形成第五擴散區DF5以及第六擴散區DF6之區域，在第三井區W3定義形成第七擴散區DF7以及第八擴散區DF8之區域，並且定義形成閘極結構110之區域。第三擴散區DF3以及第四擴散區DF4係相互接觸，第五擴散區DF5以及第六擴散區DF6係相互遠離，第七擴散區DF7以及第八擴散區DF8係相互遠離，閘極結構110覆蓋第四擴散區DF4。
如第6E圖所示，在第五擴散區DF5與第六擴散區DF6之間以及第七擴散區DF7與第八擴散區DF8之間形成隔離結構ISO，且與第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8直接接觸。根據本發明之其他實施例，隔離結構ISO並未接觸第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8之至少一者。根據本發明之另一實施例，亦可無須形成隔離結構ISO，且第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8均不互相接觸。
如第6F圖所示，在第6D圖中所定義之閘極結構110之區域上形成閘極結構110，其中閘極結構110可覆蓋第四擴散區DF4且形成於第一井區W1以及第二井區W2之上。
在形成閘極結構110之後，對第6D圖所定義之第三擴散區DF3、第四擴散區DF4、第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8之區域進行佈植，而分別形成第三擴散區DF3、第四擴散區DF4、第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8。
如第6F圖所示，第四擴散區DF4係位於第三擴散區DF3以及第二井區W2之間。根據本發明之一實施例，第三擴散區DF3、第五擴散區DF5以及第八擴散區DF8具有第一導電型，第四擴散區DF4、第六擴散區DF6以及第七擴散區DF7具有第二導電型。
此外，第三擴散區DF3、第五擴散區DF5以及第八擴散區DF8之摻雜濃度高於第一井區W1以及第四井區W4之摻雜濃度，第四擴散區DF4、第六擴散區DF6以及第七擴散區DF7之摻雜濃度高於第三井區W3之摻雜濃度。
第三擴散區DF3與第四擴散區DF4、第五擴散區DF5與第六擴散區DF6以及第七擴散區DF7與第八擴散區DF8係沿著第一方向排列，第五擴散區DF5與第七擴散區DF7以及第六擴散區DF6與第八擴散區DF8係沿著第二方向排列，其中第一方向係與第二方向不同。如第6F圖所示，第一方向係為X方向，第二方向係為Y方向。
如第6G圖所示，利用內連結構將第六擴散區DF6電性連接至第八擴散區DF8、將第五擴散區DF5電性連接至第七擴散區DF7且將第三擴散區DF3電性連接至第四擴散區DF4。根據本發明之一實施例，內連結構係為至少一金屬連接層。
根據本發明之一實施例，第6G圖所示之半導體結構300係為橫向絕緣閘極雙極性電晶體，第六擴散區DF6電性連接至第八擴散區DF8而為橫向絕緣閘極雙極性電晶體之集極端C，第五擴散區DF5電性連接至第七擴散區DF7而為浮接狀態，第三擴散區DF3電性連接至第四擴散區DF4而為橫向絕緣閘極雙極性電晶體之射極端E，閘極結構110作為橫向絕緣閘極雙極性電晶體之閘極端G。
第7圖係顯示根據本發明之另一實施例所述之半導體結構之上視圖。將第7圖所示之半導體結構700與第3圖之半導體結構300相比，第三井區W3包括複數組之第四井區W4、第五擴散區DF5、第六擴散區DF6、第七擴散區DF7以及第八擴散區DF8。
如第7圖所示，複數第四井區W4係形成於第三井區W3中並具有第一導電型。第五擴散區DF5以及第六擴散區DF6係形成於第四井區W4中，其中第五擴散區DF5具有第一導電型，第六擴散區DF6具有第二導電型。第七擴散區DF7以及第八擴散區DF8係形成於第三井區W3中，其中第七擴散區DF7具有第二導電型，第八擴散區具有第一導電型。
如第7圖所示，第五擴散區DF5與第六擴散區DF6以及第七擴散區DF7與第八擴散區DF8係沿著第一方向排列，第五擴散區DF5與第七擴散區DF7以及第六擴散區DF6與第八擴散區DF8係沿著第二方向排列，其中第一方向係與第二方向不同。如第7圖之實施例所示，第一方向係為X方向，第二方向係為Y方向。
如第7圖所示，半導體結構300更包括隔離結構ISO。隔離結構ISO形成於第三井區W3以及第四井區W4中，且位於第五擴散區DF5與第六擴散區DF6之間以及第七擴散區DF7與第八擴散區DF8之間，使得第五擴散區DF5與第六擴散區DF6相互遠離且第七擴散區DF7以及第八擴散區DF8相互遠離。
本發明在此揭露了半導體結構及其製造方法，用以形成橫向絕緣閘極雙極性電晶體。本發明所提出之橫向絕緣閘極雙極性電晶體能夠在集極端之電壓大於射極端之電壓時有效地抑制回彈現象，並且在射極端之電壓大於集極端之電壓時提供射極端之電荷排除至集極端之路徑，使得橫向絕緣閘極雙極性電晶體之效能得以顯著的提升。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
100,300:半導體結構
110:閘極結構
SUB:基板
BOX:氧化埋層
W1:第一井區
W2:第二井區
W3:第三井區
W4:第四井區
DF1:第一擴散區
DF2:第二擴散區
DF3:第三擴散區
DF4:第四擴散區
DF5:第五擴散區
DF6:第六擴散區
DF7:第七擴散區
DF8:第八擴散區
ISO:隔離結構
C:集極端
G:閘極端
E:射極端
BJT1:第一寄生雙極性接面型電晶體
BJT2:第二寄生雙極性接面型電晶體
第1圖係顯示根據本發明之一實施例所述之半導體結構之上視圖；
第2圖係顯示根據本發明之第1圖之半導體結構沿著虛線A-A’之剖面圖；
第3圖係顯示根據本發明之另一實施例所述之半導體結構之上視圖；
第4圖係顯示根據本發明之第3圖之半導體結構沿著虛線B-B’之剖面圖；
第5圖係顯示根據本發明之第3圖之半導體結構沿著虛線D-D’之剖面圖；
第6A-6G係顯示根據本發明之一實施例所述之半導體結構之製造方法之流程圖；以及
第7圖係顯示根據本發明之另一實施例所述之半導體結構之上視圖。
300:半導體結構
110:閘極結構
W1:第一井區
W2:第二井區
W3:第三井區
W4:第四井區
DF3:第三擴散區
DF4:第四擴散區
DF5:第五擴散區
DF6:第六擴散區
DF7:第七擴散區
DF8:第八擴散區
ISO:隔離結構
C:集極端
G:閘極端
E:射極端
Claims (15)
- 一種半導體結構，包括： 一基板； 一第一井區，形成於上述基板之上； 一第二井區，形成於上述基板之上且與上述第一井區相接觸； 一第三井區，形成於上述第二井區之中； 一第四井區，形成於上述第三井區之中； 一第一擴散區，形成於上述第四井區中； 一第二擴散區，形成於上述第四井區中，與上述第一擴散區相互遠離； 一第三擴散區，形成於上述第三井區中； 一第四擴散區，形成於上述第三井區中，與上述第三擴散區相互遠離； 一第五擴散區，形成於上述第一井區中； 一第六擴散區，形成於上述第一井區中，其中上述第六擴散區與上述第五擴散區相接觸；以及 一閘極結構，形成於上述第一井區以及上述第二井區之上。
- 如請求項1之半導體結構，其中上述第一井區、上述第四井區、上述第一擴散區、上述第四擴散區、上述第五擴散區以及上述基板具有一第一導電型，上述第二井區、上述第三井區、上述第二擴散區、上述第三擴散區以及上述第六擴散區具有一第二導電型。
- 如請求項2之半導體結構，其中上述第一井區之摻雜濃度與上述第四井區之摻雜濃度相似且皆大於上述基板之摻雜濃度。
- 如請求項2之半導體結構，其中上述第二井區之摻雜濃度係小於上述第三井區之摻雜濃度。
- 如請求項1之半導體結構，更包括： 一隔離結構，形成於上述第一擴散區與上述第二擴散區之間以及上述第三擴散區與上述第四擴散區之間。
- 如請求項1之半導體結構，其中上述第一擴散區以及上述第三擴散區相互電性連接且為浮接狀態。
- 如請求項1之半導體結構，其中上述半導體結構用以形成一橫向絕緣閘極雙極性電晶體，其中上述第二擴散區以及上述第四擴散區相互電性連接而形成一集極端，上述第五擴散區以及上述第六擴散區相互電性連接而形成一射極端，上述閘極結構形成一閘極端。
- 一種製造方法，用以形成一半導體結構，其中上述製造方法包括： 提供一基板； 於上述基板之上形成一第一井區； 於上述基板之上形成一第二井區，其中上述第一井區以及上述第二井區相接觸； 於上述第二井區中形成一第三井區； 於上述第三井區中形成一第四井區； 於上述第四井區中形成一第一擴散區； 於上述第四井區中形成一第二擴散區，其中上述第二擴散區係與上述第一擴散區相互遠離； 於上述第三井區中形成一第三擴散區； 於上述第三井區中形成一第四擴散區，其中上述第四擴散區與上述第三擴散區相互遠離； 於上述第一井區中形成一第五擴散區； 於上述第一井區中形成一第六擴散區，其中上述第六擴散區與上述第五擴散區相接觸；以及 形成一閘極結構且形成於上述第一井區以及上述第二井區之上。
- 如請求項8之製造方法，其中上述第一井區、上述第四井區、上述第一擴散區、上述第四擴散區、上述第五擴散區以及上述基板具有一第一導電型，上述第二井區、上述第三井區、上述第二擴散區、上述第三擴散區以及上述第六擴散區具有一第二導電型。
- 如請求項9之製造方法，其中上述第一井區之摻雜濃度與上述第四井區之摻雜濃度相似且皆大於上述基板之摻雜濃度。
- 如請求項9之製造方法，其中上述第二井區之摻雜濃度係小於上述第三井區之摻雜濃度。
- 如請求項8之製造方法，更包括： 形成一隔離結構，其中上述隔離結構位於上述第一擴散區與上述第二擴散區之間以及上述第三擴散區與上述第四擴散區之間。
- 如請求項8之製造方法，其中上述第一擴散區以及上述第三擴散區相互電性連接且為浮接狀態。
- 如請求項8之製造方法，其中上述半導體結構用以形成一橫向絕緣閘極雙極性電晶體，其中上述第二擴散區以及上述第四擴散區相互電性連接而形成一集極端，上述第五擴散區以及上述第六擴散區相互電性連接而形成一射極端，上述閘極結構形成一閘極端。
- 如請求項14之製造方法，其中當上述集極端之電壓大於上述射極端之電壓時，上述第二擴散區以及上述第四井區係為逆偏以抑制上述橫向絕緣閘極雙極性電晶體產生一回彈(snapback)現象，其中當上述集極端之電壓小於上述射極端之電壓時，上述射極端之電荷透過上述第一井區至上述第二擴散區之路徑排除至上述集極端。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111115936A TWI800363B (zh) | 2022-04-27 | 2022-04-27 | 半導體結構及其製造方法 |
| CN202211083313.9A CN117012815A (zh) | 2022-04-27 | 2022-09-06 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111115936A TWI800363B (zh) | 2022-04-27 | 2022-04-27 | 半導體結構及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI800363B TWI800363B (zh) | 2023-04-21 |
| TW202343791A true TW202343791A (zh) | 2023-11-01 |
Family
ID=86948996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111115936A TWI800363B (zh) | 2022-04-27 | 2022-04-27 | 半導體結構及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117012815A (zh) |
| TW (1) | TWI800363B (zh) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI405332B (zh) * | 2010-03-10 | 2013-08-11 | Macronix Int Co Ltd | 接面場效應電晶體元件 |
| TWI748301B (zh) * | 2019-12-09 | 2021-12-01 | 新唐科技股份有限公司 | 接面場效電晶體及其製造方法 |
-
2022
- 2022-04-27 TW TW111115936A patent/TWI800363B/zh active
- 2022-09-06 CN CN202211083313.9A patent/CN117012815A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN117012815A (zh) | 2023-11-07 |
| TWI800363B (zh) | 2023-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100431153C (zh) | 半导体集成电路装置及其制造方法 | |
| US7615417B2 (en) | Triggered silicon controlled rectifier for RF ESD protection | |
| US8692289B2 (en) | Fast turn on silicon controlled rectifiers for ESD protection | |
| US7718481B2 (en) | Semiconductor structure and method of manufacture | |
| US7235846B2 (en) | ESD protection structure with SiGe BJT devices | |
| US20070023866A1 (en) | Vertical silicon controlled rectifier electro-static discharge protection device in bi-cmos technology | |
| CN102263104B (zh) | Mos结构的esd保护器件 | |
| CN108336085B (zh) | 一种栅极嵌入小岛式可控硅静电防护器件 | |
| TW201724454A (zh) | 包括分接頭單元的電路 | |
| TW202238914A (zh) | 積體電路元件 | |
| KR101489328B1 (ko) | 높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를구비한 정전기 방전 보호소자 | |
| JP2020031203A (ja) | 半導体装置 | |
| WO2022267465A1 (zh) | Esd保护器件、保护电路及制备方法 | |
| TW202343791A (zh) | 半導體結構及其製造方法 | |
| JP2012094797A (ja) | 半導体装置及びその製造方法 | |
| TWI716994B (zh) | 低觸發電壓靜電放電防護元件 | |
| TWI703674B (zh) | 半導體晶片 | |
| TWI827466B (zh) | 靜電防護裝置 | |
| US11967650B2 (en) | Snapback electrostatic discharge protection device with tunable parameters | |
| TWI714489B (zh) | 半導體裝置以及半導體結構 | |
| JP2014038922A (ja) | 半導体装置 | |
| CN116564961B (zh) | 一种lvtscr器件以及芯片静电放电电路 | |
| KR20190069183A (ko) | 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법 | |
| CN111863804B (zh) | 触发电压可调双向esd保护器件、结构及制备方法 | |
| CN115954356B (zh) | 高压双向可控硅静电放电保护器件及其制备方法 |