CN101882612B - 静电保护装置 - Google Patents
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Abstract
本发明提供一种静电保护装置，包括：串接于芯片第一电压输入脚位与第二电压输入脚位的第一晶体管与第二晶体管、以及耦接在第一电压输入脚位与第二电压输入脚位之间的一静电放电箝制电路。第一晶体管与第二晶体管的漏极耦接芯片的一输入/输出脚位。第一晶体管与第二晶体管的半导体结构采用不同掺杂浓度，借以控制静电电流的路径。其中，第一晶体管包括四个掺杂区，其源极由第一掺杂区与第三掺杂区组成，且其漏极由第二掺杂区与第四掺杂区组成。第一掺杂区设置于第三掺杂区之内。第二掺杂区设置于第四掺杂区之内。第四掺杂区的掺杂浓度低于第三掺杂区的掺杂浓度。本发明可提高静电保护装置的静电防护能力与可靠度。
Description
技术领域
本发明有关于一种静电保护(ESD protection)装置。
背景技术
现有的静电放电防护会在输入/输出脚的漏极端下加PESDlayer(聚合物静电保护层)，目的是让漏极端有较低的击穿电压(low breakdown)，使其导通速度比旁侧快，避免表面栅极氧化层(gate oxide)因静电放电测试而打穿；其缺点为需要多浪费一层光罩。
发明内容
本发明揭露一种静电保护装置，耦接一芯片的一输入/输出脚位、一第一电压输入脚位以及一第二电压输入脚位。本发明的静电保护装置包括：一第一晶体管、一第二晶体管以及一静电放电箝制电路。
该第一晶体管具有一漏极耦接该输入/输出脚位、一源极耦接该第一电压输入脚位以及一栅极。该第二晶体管具有一漏极耦接该输入/输出脚位、一源极耦接该第二电压输入脚位以及一栅极。该静电放电箝制电路耦接于上述第一电压输入脚位与上述第二电压输入脚位之间。
本发明静电保护电路的一种实施方式令上述第一晶体管的半导体结构的掺杂浓度与上述第二晶体管的半导体结构的掺杂浓度不同，借以控制静电电流的路径。
本发明静电保护电路的另一种实施方式精心设计上述第一晶体管的源极与漏极结构。第一晶体管包括一第一掺杂区、一第二掺杂区、一第三掺杂区以及一第四掺杂区。第一掺杂区与第三掺杂区组成该第一晶体管的源极。第二掺杂区与第四掺杂区组成该第一晶体管的漏极。关于源极部分，第三掺杂区的深度比第一掺杂区的深度深，且第三掺杂区的掺杂浓度比第一掺杂区的掺杂浓度淡。关于漏极部分，第四掺杂区的深度比第二掺杂区的深度深，且第四掺杂区的掺杂浓度比第二掺杂区的掺杂浓度淡。此外，本发明将第四掺杂区的掺杂浓度设计为比第三掺杂区的掺杂浓度淡。
若第一电压输入脚位以及第二电压输入脚位分别用于该芯片与一高电压源以及一低电压源的连接，则该第一晶体管为p型晶体管，该第四掺杂区的深度比该第三掺杂区的深度深，且其中第三掺杂区与第四掺杂区分别可为一p型渐进区(p-grade)与一p型阱(p-well)。
本发明所述的静电保护装置，于一ND模式静电耐压测试下，该输入/输出脚位接收一负值电压，且该第一电压输入脚位接地，该静电电流依序通过该第一电压输入脚位、该静电放电箝制电路、该第二晶体管至该输入/输出脚位，借以放电。
本发明所述的静电保护装置，于一PS模式静电耐压测试下，该输入/输出脚位接收一正值电压，且该第二电压输入脚位接地，该静电电流依序通过该输入/输出脚位、该第一晶体管、该第一电压输入脚位、该静电放电箝制电路至该第二电压输入脚位。
若第一电压输入脚位以及第二电压输入脚位分别用于该芯片与一低电压源以及一高电压源的连接，则该第一晶体管为n型晶体管，且其中第三掺杂区与第四掺杂区分别可为一n型渐进区(n-grade)与一n型阱(n-well)，该第四掺杂区的深度比该第三掺杂区的深度深。
本发明所述的静电保护装置，该静电放电箝制电路具有一第三晶体管耦接于上述第一电压输入脚位与上述第二电压输入脚位之间；其中该第三晶体管的尺寸大于上述第一晶体管的尺寸或上述第二晶体管的尺寸。
本发明另提供一种用于一芯片的静电保护装置，该静电保护装置包括：一第一晶体管，具有一漏极耦接该芯片的一输入/输出脚位，一源极耦接该芯片的一第一电压输入脚位以及一栅极；一第二晶体管，具有一漏极耦接该输入/输出脚位，一源极耦接该芯片的一第二电压输入脚位以及一栅极；以及一静电放电箝制电路，耦接于该第一电压输入脚位与该第二电压输入脚位之间；其中该第一晶体管还包括一第一掺杂区、一第二掺杂区、一第三掺杂区以及一第四掺杂区，其中该第一掺杂区与该第三掺杂区组成该第一晶体管的源极，该第三掺杂区的深度比该第一掺杂区的深度深，且该第三掺杂区的掺杂浓度比该第一掺杂区的掺杂浓度淡，其中上述第二掺杂区与上述第四掺杂区组成该第一晶体管的漏极，该第四掺杂区的深度比该第二掺杂区的深度深，且该第四掺杂区的掺杂浓度比该第二掺杂区的掺杂浓度淡；其中上述第四掺杂区的掺杂浓度比该第三掺杂区的掺杂浓度淡，借以控制静电电流的路径。
本发明所述的静电保护装置，于一ND模式静电耐压测试下，该输入/输出脚位接收一负值电压，且该第一电压输入脚位接地，该静电电流依序通过该第一电压输入脚位、该静电放电箝制电路、该第二晶体管至该输入/输出脚位，借以放电。
本发明所述的静电保护装置，该第三掺杂区为一p型渐进区，该第四掺杂区为一p型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。
本发明所述的静电保护装置，于一PS模式静电耐压测试下，该输入/输出脚位接收一正值电压，且该第二电压输入脚位接地，该静电电流依序通过该输入/输出脚位、该第一晶体管、该第一电压输入脚位、该静电放电箝制电路至该第二电压输入脚位。
本发明所述的静电保护装置，该第三掺杂区为一n型渐进区，该第四掺杂区为一n型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。
本发明所述的静电保护装置，该静电放电箝制电路具有一第三晶体管耦接于上述第一电压输入脚位与第二电压输入脚位之间，该第三晶体管的尺寸大于上述第一晶体管的尺寸或上述第二晶体管的尺寸。
本发明可控制静电电流流向预设的路径，提高静电保护装置的静电防护能力与可靠度，而无须使用额外的光罩，且可有效降低静电保护装置在芯片中所占据的空间。
附图说明
图1A图解本发明静电保护装置的一种实施方式，针对芯片的输入脚位所设计；
图1B图解本发明静电保护装置的一种实施方式，针对芯片的输出脚位所设计；
图2以剖面图图解本发明对图1A、图1B中p型晶体管Mp的一种设计；
图3将图1A与图1B所示的静电保护装置简化成二极管与电阻型式，并令输入/输出脚位In/Out共用此简化静电保护电路，其中电路操作于一ND模式静电耐压测试；
图4以剖面图图解本发明对图1A、图1B中n型晶体管Mn的一种设计；
图5将图1A与图1B所示的静电保护装置简化成二极管与电阻型式，并令输入/输出脚位In/Out共用此简化静电保护电路，其中电路操作于一PS模式静电耐压测试。
具体实施方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出多个实施例，并配合所附图式，作详细说明。
图1A、图1B图解本发明静电保护装置的两种实施方式。
图1A所示的静电保护装置是针对芯片的输入脚位(inputpin)所设计。此静电保护装置包括：p型晶体管Mp、n型晶体管Mn以及静电放电箝制电路(ESD clamping circuit)102。p型晶体管Mp的漏极耦接芯片的一输入脚位In，且其源极耦接芯片的高电压输入脚位106(用以耦接一高电压VDD)。n型晶体管Mn的漏极耦接于该输入脚位In，且其源极耦接芯片的低电压输入脚位108(用以耦接一低电压VSS)。静电放电箝制电路102耦接于高电压输入脚位106与低电压输入脚位108之间。
图1B所示的静电保护装置是针对芯片的输出脚位(outputpin)所设计。相较于图1A，图1B将p型晶体管Mp与n型晶体管Mn的漏极耦接于芯片的一输出脚位Out，且令p型晶体管Mp与n型晶体管Mn的栅极不连接本身的源极。
图1A与图1B所示的静电放电箝制电路102包括一晶体管104。晶体管104耦接于高电压输入脚位106与低电压输入脚位108之间。晶体管104的尺寸可设计成远大于p型晶体管Mp的尺寸或远大于n型晶体管Mn的尺寸。
本发明的一种实施方式对上述p型晶体管Mp有特殊设计，图2以剖面图显示其结构。P型晶体管200包括n型基板202、场氧化层204、多晶硅栅(poly-gate)206、高压薄膜栅氧化层(HVthin gate oxide)208、p型漂移区(p-drifts)210、第一掺杂区212、第二掺杂区214、第三掺杂区216以及第四掺杂区218。如图所示，多晶硅栅206与高压薄膜栅氧化层208组成栅极G；第一掺杂区212与第三掺杂区216组成源极S；且第二掺杂区214与第四掺杂区218组成漏极D。比较第一掺杂区212与第三掺杂区216，第三掺杂区216具有较深的深度与较淡的掺杂浓度。比较第二掺杂区214与第四掺杂区218，第四掺杂区218具有较深的深度与较淡的掺杂浓度。
本发明特别令第四掺杂区218的掺杂浓度比第三掺杂区216的掺杂浓度淡。举例说明：第三掺杂区216可为一p型渐进区(p-grade)，第四掺杂区218为一p型阱(p-well)，其中，p型阱(218)的掺杂浓度比p型渐进区(216)的掺杂浓度淡，其目的是让沟道220下方表面产生的电流比较小，因此大部分的静电放电电流会流入高压的P型阱218，可以避免电流集中于沟道表面而容易将元件烧毁。于较佳实施例，本发明还包括限定第三掺杂区与第四掺杂区的深度：如图2所示，第四掺杂区218的深度比第三掺杂区216的深度深。调整该第三掺杂区216与第四掺杂区218浓度与特性将提升p型晶体管的漏极端阻值，以增进图1A与图1B所示的静电保护装置的效能。
图3为图1A与图1B所示的静电保护装置于一ND(Negativeto Udd，负电荷对电源)模式静电耐压测试的等效电路示意图，其中，静电保护装置简化成二极管与电阻型式，且简化后的等效电路可通用于输入/输出脚位In/Out。二极管302与电阻304对应图1A与图1B所示的p型晶体管Mp，其中采用图2所示的结构。二极管306对应n型晶体管Mn。二极管308对应静电放电箝制电路102，其尺寸远大于二极管302或二极管306。在ND模式静电耐压测试中，高电压输入脚位106接地，一负值ESD电压出现在该输入/输出脚位(In/Out)以对高电压输入脚位106放电，芯片的低电压输入脚位108以及其他脚位浮接(floating)。大尺寸的二极管308将允许静电电流流经电流路径310；而本发明所提出的p型晶体管结构200所存在的电阻304将防止静电电流流过电流路径312，大幅降低Mp晶体管因电压过高而击穿并损毁的可能性，提高了静电保护装置的静电防护能力。
于另一较佳实施例，可对图1A与图1B的n型晶体管Mn有特殊设计，图4以剖面图显示其结构。n型晶体管400包括p型基板402、场氧化层404、多晶硅栅(poly-gate)406、高压薄膜栅氧化层(HV thin gate oxide)408、n型漂移区(n-drifts)410、第一掺杂区412、第二掺杂区414、第三掺杂区416以及第四掺杂区418。如图所示，多晶硅栅406与高压薄膜栅氧化层408对应栅极G；第一掺杂区412与第三掺杂区416组成源极S；且第二掺杂区414与第四掺杂区418组成漏极D。比较第一掺杂区412与第三掺杂区416，第三掺杂区416具有较深的深度与较淡的掺杂浓度。比较第二掺杂区414与第四掺杂区418，第四掺杂区418具有较深的深度与较淡的掺杂浓度。
图4所示的实施方式特别令第四掺杂区418的掺杂浓度比第三掺杂区416的掺杂浓度淡，其目的是让沟道420下方表面产生的电流比较小，因此大部分的静电放电电流会流入高压的第四掺杂区418，可以避免电流集中于沟道表面而容易将元件烧毁，使功率消耗产生的热能可以均匀的分布整个元件。举例说明：第三掺杂区416可为一n型渐进区(n-grade)，第四掺杂区418可为一n型阱(n-well)，其中，n型阱(418)的掺杂浓度比n型渐进区(416)的掺杂浓度淡。于较佳实施例，本发明还包括限定第三掺杂区与第四掺杂区的深度：如图4所示，第四掺杂区418的深度比第三掺杂区416的深度深。调整第三掺杂区416与第四掺杂区418的浓度与特性将提升n型晶体管的漏极端电阻值，以增进图1A与图1B所示的静电保护装置的效能。
图5为图1A与图1B所示的静电保护装置于一PS(Positive toUss，正电荷对地)模式静电耐压测试的等效电路示意图，其中，静电保护装置简化成二极管与电阻型式，且简化后的等效电路可通用于输入/输出脚位In/Out。二极管502对应图1A与图1B所示的p型晶体管Mp。于较佳实施例，二极管504与电阻506对应n型晶体管Mn，其中该n型晶体管Mn采用图4所示的结构。二极管508对应静电放电箝制电路102，其尺寸远大于二极管502或二极管504。在PS模式静电耐压测试中，一正值ESD电压出现在该输入/输出脚位In/Out，低电压输入脚位108接地对输入/输出脚位In/Out放电，芯片的高电压输入脚位106以及其他脚位浮接。大尺寸的二极管508将允许静电电流流过电流路径510；而本发明所提出的n型晶体管结构400的电阻506将防止静电电流流过电流路径512，大幅降低n型晶体管Mn因电压过高而击穿并损毁的可能性，提高静电保护装置的静电防护能力。
本发明的静电保护装置，通过调整其电路内半导体开关的浓度，在ND模式或PS模式静电耐压测试下，可控制静电电流流向预设的路径，提高静电保护装置的静电防护能力与可靠度。再者，上述方式如此无须使用额外的光罩，即可改变半导体装置的特性，借以控制静电放电路径的流向。
此外，本发明静电放电箝制电路的大尺寸设计尚有另一好处——令芯片上多个输入/输出脚位可共用单一个静电放电箝制电路完成其静电保护电路。此特征将有效降低静电保护装置在芯片中所占据的空间。
附图中符号的简单说明如下：
102：静电放电箝制电路
104：晶体管
106：高电压输入脚位
108：低电压输入脚位
200：p型晶体管
202：n型基板
204：场氧化层
206：多晶硅栅
208：高压薄膜栅氧化层
210：p型漂移区
212、214、216与218：第一、第二、第三与第四掺杂区
220：沟道
302、304：对应Mp的二极管与电阻
306：对应Mn的二极管
308：对应静电放电箝制电路的二极管
310、312：电流路径
400：n型晶体管
402：p型基板
404：场氧化层
406：多晶硅栅
408：高压薄膜栅氧化层
410：n型漂移区
412、414、416与418：第一、第二、第三与第四掺杂区
420：沟道
502：对应Mp的二极管
504、506：对应Mn的二极管与电阻
508：对应静电放电箝制电路的二极管
510、512：电流路径
D：漏极
G：栅极
Mn、Mp：n、p型晶体管
In：输入脚位
In/Out：输入/输出脚位
Out：输出脚位
S：源极
VDD、VSS：高、低电压。
Claims (6)
1.一种静电保护装置，其特征在于，用于一芯片，该静电保护装置包括：
一第一晶体管，具有一漏极耦接该芯片的一输入/输出脚位，一源极耦接该芯片的一第一电压输入脚位以及一栅极；
一第二晶体管，具有一漏极耦接该输入/输出脚位，一源极耦接该芯片的一第二电压输入脚位以及一栅极；以及
一静电放电箝制电路，耦接于该第一电压输入脚位与该第二电压输入脚位之间；
其中该第一晶体管还包括一第一掺杂区、一第二掺杂区、一第三掺杂区以及一第四掺杂区，其中该第一掺杂区与该第三掺杂区组成该第一晶体管的源极，该第三掺杂区的深度比该第一掺杂区的深度深，且该第三掺杂区的掺杂浓度比该第一掺杂区的掺杂浓度淡；
其中上述第二掺杂区与上述第四掺杂区组成该第一晶体管的漏极，该第四掺杂区的深度比该第二掺杂区的深度深，且该第四掺杂区的掺杂浓度比该第二掺杂区的掺杂浓度淡；
其中上述第四掺杂区的掺杂浓度比该第三掺杂区的掺杂浓度淡，借以控制静电电流的路径。
2.根据权利要求1所述的静电保护装置，其特征在于，该第四掺杂区的深度比该第三掺杂区的深度深；
其中该第三掺杂区为一p型渐进区，该第四掺杂区为一p型阱。
3.根据权利要求1所述的静电保护装置，其特征在于，于一ND模式静电耐压测试下，该输入/输出脚位接收一负值电压，且该第一电压输入脚位接地，该静电电流依序通过该第一电压输入脚位、该静电放电箝制电路、该第二晶体管至该输入/输出脚位，借以放电。
4.根据权利要求1所述的静电保护装置，其特征在于，于一PS模式静电耐压测试下，该输入/输出脚位接收一正值电压，且该第二电压输入脚位接地，该静电电流依序通过该输入/输出脚位、该第一晶体管、该第一电压输入脚位、该静电放电箝制电路至该第二电压输入脚位。
5.根据权利要求1所述的静电保护装置，其特征在于，该第三掺杂区为一n型渐进区，该第四掺杂区为一n型阱；其中该第四掺杂区的深度比该第三掺杂区的深度深。
6.根据权利要求1所述的静电保护装置，其特征在于，该静电放电箝制电路具有一第三晶体管耦接于上述第一电压输入脚位与上述第二电压输入脚位之间；
其中该第三晶体管的尺寸大于上述第一晶体管的尺寸或上述第二晶体管的尺寸。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101376745A CN101882612B (zh) | 2009-05-07 | 2009-05-07 | 静电保护装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101376745A CN101882612B (zh) | 2009-05-07 | 2009-05-07 | 静电保护装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101882612A CN101882612A (zh) | 2010-11-10 |
| CN101882612B true CN101882612B (zh) | 2012-04-04 |
Family
ID=43054574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101376745A Expired - Fee Related CN101882612B (zh) | 2009-05-07 | 2009-05-07 | 静电保护装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101882612B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102386181A (zh) * | 2010-08-27 | 2012-03-21 | 硕颉科技股份有限公司 | 静电放电保护结构 |
| CN107564414B (zh) * | 2017-08-14 | 2020-09-11 | 武汉天马微电子有限公司 | 一种显示面板及显示装置 |
| TWI714489B (zh) * | 2020-03-31 | 2020-12-21 | 新唐科技股份有限公司 | 半導體裝置以及半導體結構 |
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| CN1881588A (zh) * | 2005-06-17 | 2006-12-20 | 台湾积体电路制造股份有限公司 | 静电放电防护的晶体管以及形成两个邻近的晶体管的方法 |
| CN101217234A (zh) * | 2007-01-04 | 2008-07-09 | 盛群半导体股份有限公司 | 高压驱动集成电路的静电防护结构 |
-
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|---|---|
| CN101882612A (zh) | 2010-11-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20101110 Assignee: Universal technology (Shenzhen) Co., Ltd. Assignor: Pucheng Science and Technology Co., Ltd. Contract record no.: 2013990000901 Denomination of invention: pHEMT (pseudomorphic High Electron Mobility Transistor) radio frequency switch ESD (Electrostatic Discharge) protection device and radio frequency front end module including same Granted publication date: 20120404 License type: Exclusive License Record date: 20131231 |
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| LICC | Enforcement, change and cancellation of record of contracts on the licence for exploitation of a patent or utility model | ||
| EE01 | Entry into force of recordation of patent licensing contract |
Application publication date: 20101110 Assignee: Universal technology (Shenzhen) Co., Ltd. Assignor: Pucheng Science and Technology Co., Ltd. Contract record no.: 2013990000901 Denomination of invention: pHEMT (pseudomorphic High Electron Mobility Transistor) radio frequency switch ESD (Electrostatic Discharge) protection device and radio frequency front end module including same Granted publication date: 20120404 License type: Exclusive License Record date: 20131231 |
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| LICC | Enforcement, change and cancellation of record of contracts on the licence for exploitation of a patent or utility model | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120404 Termination date: 20150507 |
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| EXPY | Termination of patent right or utility model |