KR101626613B1

KR101626613B1 - 반도체 장치

Info

Publication number: KR101626613B1
Application number: KR1020090013317A
Authority: KR
Inventors: 유이치로 기타지마
Original assignee: 에스아이아이 세미컨덕터 가부시키가이샤
Priority date: 2008-02-19
Filing date: 2009-02-18
Publication date: 2016-06-01
Also published as: US8736022B2; CN101515582B; JP5279290B2; TWI470767B; TW200950060A; JP2009200083A; CN101515582A; US20090206439A1; KR20090089805A

Abstract

본 발명은 정전기 방전에 의한 반도체 장치의 파괴를 방지하는 ESD 보호 회로에 있어서, 반도체 장치의 칩 면적을 증대시키지 않고, 높은 ESD 파괴에 대한 내성을 가진 ESD 보호 회로를 제공한다.

제1 도전형의 확산층과 제2 도전형의 확산층의 접합으로 이루어지는 다이오드형 ESD 보호 회로를 칩의 내부 회로나 본딩 패드보다 외측의 외주 영역 전체 또는 외주 영역의 일부에 형성하고, 제1 도전형의 확산층 또는 제2 도전형의 확산층의 어느 쪽에 칩의 기판 전위를 고정하기 위해 형성되어 있는 칩 외주 영역의 전원 또는 접지에 전기적으로 접속된 확산층을 이용함으로써 칩 면적을 증대시키지 않고 ESD 보호 회로의 사이즈를 크게 할 수 있어 반도체 장치의 ESD 파괴에의 내성을 향상시키는 것이 가능해진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 정전기 방전(Electro Static Discharge：ESD)에 의한 반도체 장치의 파괴를 막는 ESD 보호 회로를 포함하는 반도체 장치에 관한 것이다.

IC의 신뢰성을 보증하는데 있어서 염려해야 할 중요한 항목으로서 정전기 방전(Electro Static Discharge：ESD, 이하 ESD) 등의 노이즈에 의한 파괴를 들 수 있다. ESD는, 여러가지 상황에서 발생할 수 있는 이벤트이고, IC에서도 그들에 의한 파괴가 일어나지 않도록 대책을 세울 필요가 있다.

IC 등의 반도체 디바이스에서는, ESD의 현상이 대전물체나 방전 형태에 따라 몇가지의 모델로 분류되어 있고, 대표적인 모델로서는, 대전한 인체에 축적된 정전기가 반도체 디바이스에 방전하는 인체 모델(HBM), IC의 제조 과정 등에서 반도체 디바이스를 취급하는 금속제의 장치 등의 높은 용량과 낮은 저항을 가지는 물체가 정전기의 발생원이 되는 것을 상정한 기계 모델(MM), 반도체 디바이스 자신이 대전하고, 그 외로 방전하는 것을 상정한 대전 디바이스 모델(CDM) 등을 들 수 있다.

IC 등의 반도체 디바이스의 신뢰성을 보장하려면, 이러한 방전 모델을 바탕으로 의사적으로 ESD를 행해, 충분한 내성을 가지고 있는 지의 평가를 행할 필요가 있다.

IC에서는, 상기에 나타낸 바와 같은 ESD에 의한 파괴를 막기 위해, 종래부터 여러가지 기술이 개발되고, IC에 ESD 보호 회로가 설치되어 있다.

종래의 ESD 보호 회로로서 도 8에 나타내는 구조를 들 수 있다(예를 들면 특허 문헌 1 참조). P형 기판(204) 상의 MOS 트랜지스터의 드레인이 되는 N＋확산층(201)이 적어도 2개의 확산 영역으로 분할되고 같은 형의 N웰 확산층(203) 내에 형성되어 있고, N웰 확산층(203) 내에는 형이 다른 적어도 하나 이상의 P＋확산층(202)이 형성되어 있고, P＋확산층(202)은 기판 전위와 접속되어 있다. 이 방법에서는, N웰 확산층(203)과 P형 기판(204)의 접합에 의한 다이오드만이 아니라, N웰 확산층(203)과 그 N웰 확산층(203) 내에 형성된 P＋확산층(202)의 다이오드에 의해, ESD의 인가 모드와 상관없이, ESD에 대해 높은 보호 효과를 얻을 수 있다.

[특허 문헌 1: 일본국 특허 공개 평11－68043호 공보(도 1)]

반도체 장치의 제조는 미세화 기술의 진보에 따라, 칩 사이즈의 축소가 가속하고, 내부 회로는 축소한다. 그러나, 반도체 장치에서는 ESD에 대한 높은 내성의 제공이라는 점에서 시장으로부터의 요구가 끊어지지 않고, ESD 파괴로부터 반도체 장치를 보호해야 하기 때문에, 일률적으로 내부 회로와 같이 ESD 보호 회로의 사이즈를 축소하는 것은 불가능한 상태에 있다. 이에 의해, 칩 면적에서 차지하는 ESD 보호 회로의 비율이 커지게 되고, 칩 사이즈의 축소에 의해 제조 코스트의 절감을 도모한다 해도, ESD 보호 회로의 사이즈에 의해 제한된다는 문제가 발생한다.

또, 종래의 ESD 보호 회로에서는, HBM, MM, CDM 등의 종래 모델의 시험 방법에서는 충분한 내성을 가질지 모르지만, 근년, 기중 방전 시험이나 접촉 방전 시험이라고 하는 종래의 모델보다 더 엄격한 모델에 대해서도 충분한 내성을 가지는 것이 요구되고 있어, 종래의 ESD 보호 회로를 이용한다고 해도 충분한 내성을 얻을 수 없게 된다.

결국, ESD 보호 회로 자체의 사이즈를 크게 함으로써 대응하는 것을 강요하기 때문에, 미세화 기술에 의한 칩 축소의 코스트 이점이 줄어드는 경향이 더욱 현저하게 나타나게 된다.

상기의 과제를 해결하기 위해, 본 발명은 이하의 수단을 이용했다.

(1) 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합으로 이루어지는 다 이오드형 ESD 보호 회로가 칩의 외주 영역 전체 또는 외주 영역의 일부에 형성되어 있고, 상기 제1 도전형의 확산층 또는 상기 제2 도전형의 확산층의 어느 쪽에 칩의 기판 전위를 고정하기 위해 형성되어 있는 칩 외주 영역의 전원 또는 접지에 전기적으로 접속된 확산층을 이용하는 것을 특징으로 하는 ESD 보호 회로를 포함하는 반도체 장치로 했다.

(2) 상기 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합으로 이루어지는 다이오드형 ESD 보호 회로에 있어서, 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합이 평면적으로 직선 형상으로 접합되어 있는 것을 특징으로 하는 반도체 장치로 했다.

(3) 상기 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합으로 이루어지는 다이오드형 ESD 보호 회로에 있어서, 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합이 평면적으로 직사각형 형상으로 접합되어 있는 것을 특징으로 하는 반도체 장치로 했다.

(4) 상기 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합으로 이루어지는 다이오드형 ESD 보호 회로에 있어서, 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합이 평면적으로 파형 형상으로 접합되어 있는 것을 특징으로 하는 반도체 장치로 했다.

(5) 상기 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합으로 이루어지는 다이오드형 ESD 보호 회로에 있어서, 제1 도전형의 확산층 및 제2 도전형의 확산층의 접합이 평면적으로 쐐기 형상으로 접합되어 있는 것을 특징으로 하는 반도 체 장치로 했다.

본 발명에서는, 제1 도전형의 확산층과 제2 도전형의 확산층의 접합으로 이루어지는 다이오드형 ESD 보호 회로를 칩의 내부 회로나 본딩 패드보다 외측의 외주 영역 전체 또는 외주 영역의 일부를 형성하고, 제1 도전형의 확산층 또는 제2 도전형의 확산층의 어느 쪽에 칩의 기판 전위를 고정하기 위해 형성되어 있는 칩 외주 영역의 전원 또는 접지에 전기적으로 접속된 확산층을 이용함으로써, 칩 면적을 증대시키지 않고 ESD 보호 회로의 사이즈를 크게 하는 것이 가능하고, 반도체 장치의 ESD 파괴로의 내성을 향상시키는 것이 가능해진다.

이하, 본 발명에 따른 최선의 형태에 대해 도면을 이용하여 상세히 설명을 행한다.

도 1에 본 발명에 있어서의 ESD 보호 회로를 포함하는 반도체 장치의 칩 전체의 평면도를 나타낸다. 칩의 구성은, 도 1에 나타낸 바와 같이 칩 내부(304)에 내부 회로 영역(302) 및 본딩 패드 영역(303)이 배치되고, 칩 외주부에 ESD 보호 회로 영역(301)이 배치되어 있다.

도 2는, 영역 A에 대해 확대하고, 상세히 나타낸 평면도로 되어 있다. 도 1에 나타내는 ESD 보호 회로 영역(301)은, 기판 전위를 고정하기 위해 칩 외주부에 설치된 P＋확산층(202), 다이오드의 내압을 조정하기 위해 설치되는 내압 조정용 N형 확산층(205) 및 N＋확산층(201)으로 구성되어 있다. P＋확산층(202) 및 N＋확 산층(201)은 각각 컨택트가 형성되어 있고, P＋확산층(202)은 접지에 전기적으로 접속되고, N＋확산층(201)은 전원 또는 그 외의 본딩 패드에 전기적으로 접속된다. P＋확산층(202), 내압 조정용 N형 확산층(205) 및 N＋확산층은 평면적으로 직선 형상으로 접합하도록 형성되어 있다.

도 3은, 도 2에 나타낸 B－B＇ 1점쇄선에서의 단면도를 나타낸다. P형 기판(204) 상에 ESD 보호 회로 영역(301)의 P＋확산층(202), 내압 조정용 N형 확산층(205), N＋확산층(201)이 형성되어 있다. 본 예와 같이 기판에 P형을 사용한 경우, 기판 전위를 고정하기 위해 칩 외주부에 설치되는 확산층은 P형이 되기 때문에, P＋확산층(202)에 N형의 내압 조정용 N형 확산층(205) 및 N＋확산층(201)을 접합시켜, PN 접합을 형성하여, 다이오드형 ESD 보호 회로를 형성한다. 다이오드형 ESD 보호 회로는, 반도체 장치의 동작 전압 범위 내에서는, 동작하지 않도록 설정하고, 내부 회로에 ESD에 의한 부하가 크게 걸리기 전에 온 하도록 설정해야 한다. 따라서, 내압 조정용 N형 확산층(205)은, 반도체 장치에 걸리는 최대 전압 또는 반도체 장치가 보장하는 최대 정격 전압 및 내부 회로에 사용되고 있는 소자의 내압을 가미해서, 다이오드형 ESD 보호 회로가 동작하도록, 농도 및 도 3에 나타낸 폭(m)을 조정한다. 내압 조정용 N형 확산층(205)은 도 4에 나타낸 바와 같이 소자 분리(401) 하에 형성했다고 해도 아무 문제는 없다. 소자 분리(401) 하에 내압 조정용 N형 확산층(205)을 형성한 경우는, 폭(1) 등도 조정한다. 또, 내압 조정용 N형 확산층(205)은 반드시 N형 확산층일 필요는 없고, 목적으로 하는 내압에 따라서는 확산층 자체를 형성할 필요가 없는 경우도 생각할 수 있다.

다음에 상기의 다이오드형 ESD 보호 회로의 동작을 설명한다. P＋확산층(202)에 대해 전원 또는 그 외의 본딩 패드에 전기적으로 접속되는 N＋확산층(201)에 ESD에 의해 양의 노이즈가 인가된 경우, 다이오드형 ESD 보호 회로의 PN 접합에는 역방향의 바이어스가 인가되고, 어떤 전압에 이르면 PN 접합은 애벌런치 항복을 일으켜, 전류를 흐르게 하기 시작한다. 이에 의해, 내부 회로에 ESD에 의한 부하가 걸리기 전에 ESD 노이즈를 놓아주는 것이 가능해진다. 반대로 P＋확산층(202)에 대해 전원 또는 그 외의 본딩 패드에 전기적으로 접속되는 N＋확산층에 ESD에 의해 음의 노이즈가 인가된 경우, 다이오드형 ESD 보호 회로의 PN 접합은 순방향의 바이어스가 인가되기 때문에, 전류를 흐르게 하는 상태가 되고, ESD 노이즈를 놓아주는 것이 가능해진다.

상기는, P＋확산층(202)을 기준으로 설명을 행했지만, N＋확산층(201)이 기준이 되고, P＋확산층(202)에 ESD 노이즈가 주입되었다고 해도, 다이오드형 ESD 보호 회로 내의 PN 접합에 걸리는 바이어스에 의해, 상기와 같은 동작을 행하여, ESD 노이즈로부터 내부 회로를 보호하는 작용을 한다.

본 발명에서는, 다이오드형 ESD 보호 회로의 PN 접합에서의 한쪽의 확산층에 칩의 기판 전위를 고정하기 위해 설치되어 있는 칩 외주 영역의 확산층을 사용하고, 또한 칩 외주 영역과 내부 회로 사이에 존재하는 스페이스에 다이오드형 ESD 보호 회로를 형성함으로써, 칩 면적을 증대시키지 않고 다이오드형 ESD 보호 회로의 사이즈를 크게 하는 것이 가능해지고, 칩의 면적을 축소시키면서, 충분한 ESD 파괴에 대한 내성을 가지는 반도체 장치를 제공하는 것이 가능해진다.

상기까지의 설명에서는, 도 2에 나타낸 바와 같이 다이오드형 ESD 보호 회로의 P형 및 N형의 확산층의 패턴은 평면적으로 직선 형상으로 형성되어 있었지만, 도 5에 나타낸 직사각형 형상, 도 6에 나타내는 쐐기 형상, 도 7에 나타내는 파형 형상과 같이 P＋확산층(202), 내압 조정용 N형 확산층(205), N＋확산층(201)을 형성함으로써, 단위 면적당의 PN 접합 폭을 늘릴 수 있어 본 발명의 효과를 더욱 높일 수 있다.

또, P형의 기판을 사용한 경우에서 설명했지만, N형의 기판을 사용한 경우에서도 확산층의 형이나 인가되는 전압의 극성을 반대로 치환함으로써, 본 발명을 적용하는 것이 가능해진다.

또, 도 1에서는 칩의 외주 영역 전체에 다이오드형 ESD 보호 회로를 형성한 상태를 나타내고 있지만, 반드시 외주 영역 전체에 형성할 필요는 없고, 외주 영역의 일부에서도 좋다. 종래 방법에 따른 ESD 보호 회로와 조합하여 본 발명에 의한 다이오드형 ESD 보호 회로를 사용함으로써, ESD 파괴에 대한 내성을 더욱 향상시키는 것도 가능해진다.

도 1은 본 발명에 따른 반도체 장치의 구조의 실시예를 나타내는 모식도이다.

도 2는 본 발명에 따른 반도체 장치의 구조의 실시예를 나타내는 모식도이다.

도 3은 본 발명에 따른 반도체 장치의 구조의 실시예를 나타내는 모식도이다.

도 4는 본 발명에 따른 반도체 장치의 구조의 실시예를 나타내는 모식도이다.

도 5는 본 발명에 따른 반도체 장치의 구조의 실시예를 나타내는 모식도이다.

도 6은 본 발명에 따른 반도체 장치의 구조의 실시예를 나타내는 모식도이다.

도 7은 본 발명에 따른 반도체 장치의 구조의 실시예를 나타내는 모식도이다.

도 8은 종래의 실시예에 따른 반도체 장치를 나타내는 모식도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

101 : 게이트 전극 102 : 소스 전극

103 : 드레인 전극 104 : P＋확산층 전극

201 : N＋확산층 202 : P＋확산층

203 : N웰 확산층 204 : P형 기판

205 : 내압 조정용 N형 확산층 301 : ESD 보호 회로 영역

302 : 내부 회로 영역 303 : 본딩 패드 영역

304 : 칩 내부 401 : 소자 분리

403 : 컨택트

Claims

반도체 칩과,

상기 반도체 칩의 내측에 배치된 내부 회로 영역과,

상기 내부 회로 영역에 인접하여 배치된 본딩 패드 영역과,

상기 내부 회로 영역 및 상기 본딩 패드 영역의 외측이 되는 상기 반도체 칩의 외주 영역 전체 또는 외주 영역의 일부에 배치된 상기 반도체 칩의 기판 전위를 고정하기 위한 제1 도전형의 확산층과, 상기 제1 도전형의 확산층의 내측에 배치된 제2 도전형의 확산층의 사이에 제2 도전형의 내압 조정용 확산층을 설치함으로써 형성된 PN 접합으로 이루어지는, 다이오드형 ESD 보호 회로를 가지며,

상기 제1 도전형의 확산층과, 상기 제2 도전형의 확산층과, 상기 제2 도전형의 내압 조정용 확산층은 평면적으로 접합되어 있는, 반도체 장치.
청구항 1에 있어서,

상기 제1 도전형의 확산층 및 상기 제2 도전형의 확산층의 접합이 평면적으로 직선 형상으로 접합되어 있는, 반도체 장치.
청구항 1에 있어서,

상기 제1 도전형의 확산층 및 상기 제2 도전형의 확산층의 접합이 평면적으로 직사각형 형상으로 접합되어 있는, 반도체 장치.
청구항 1에 있어서,

상기 제1 도전형의 확산층 및 상기 제2 도전형의 확산층의 접합이 평면적으로 파형 형상으로 접합되어 있는, 반도체 장치.
청구항 1에 있어서,

상기 제1 도전형의 확산층 및 상기 제2 도전형의 확산층의 접합이 평면적으로 쐐기 형상으로 접합되어 있는, 반도체 장치.
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