CN113471190B - 半导体装置以及半导体结构 - Google Patents

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Abstract

本发明提供一种半导体装置以及半导体结构，该半导体装置用以保护内部电路，包括晶体管、第一掺杂区以及第二掺杂区。晶体管包括栅极端、源极端以及漏极端。栅极端耦接至接地端，源极端耦接至内部电路，漏极端耦接至输入/输出焊垫。第一掺杂区具有第一导电型。第二掺杂区具有第二导电型，且相互连接于第一掺杂区。第一掺杂区以及第二掺杂区形成栅极端。

Description

半导体装置以及半导体结构
技术领域
本发明是有关于一种半导体装置以及半导体结构，特别是有关于一种作为静电保护的半导体装置以及半导体结构。
背景技术
集成电路可因各种不同的静电放电事件而导致严重的损毁，一个主要的静电放电机制来自于人体，称之为人体放电模式(Human Body Model,HBM)，人体于100毫微秒(nano-second)左右的时间内，产生数安培的尖端电流至集成电路而将电路烧毁。第二种静电放电机制来自于金属物体，称之为机器放电模式(Machine Model,MM)，其产生较人体放电模式更高上许多的上升时间以及电流位准。第三种静电放电机制为元件充电模式(Charged-Device Model,CDM)，其中集成电路本身累积电荷并在上升时间不到0.5毫微秒的时间内，放电至接地端。因此，我们需要有效的静电保护装置来保护集成电路免于静电放电的危害。
发明内容
有鉴于此，本发明提出一种半导体装置，用以保护一内部电路，包括一晶体管、一第一掺杂区以及一第二掺杂区。上述晶体管包括一栅极端、一源极端以及一漏极端，其中上述栅极端耦接至一接地端，上述源极端耦接至上述内部电路，上述漏极端耦接至一输入/输出焊垫。上述第一掺杂区具有一第一导电型。上述第二掺杂区具有一第二导电型，其中上述第一掺杂区以及上述第二掺杂区相互连接，其中上述第一掺杂区以及上述第二掺杂区形成上述栅极端。
根据本发明的一实施例，上述第一导电型以及上述第二导电型为不同。
根据本发明的一实施例，半导体装置还包括一半导体基板、一第一阱、一第二阱、一第三阱以及一第四阱。上述半导体基板具有上述第一导电型。上述第一阱具有上述第二导电型，且形成于上述半导体基板中。上述第二阱具有上述第二导电型，且形成于上述第一阱中。上述第三阱具有上述第一导电型，形成于上述半导体基板中且与上述第一阱相互连接。上述第四阱具有上述第一导电型，形成于上述第一阱中，且位于上述第二阱以及上述第三阱之间，其中上述第一掺杂区以及上述第二掺杂区形成于上述第四阱。
根据本发明的一实施例，半导体装置还包括一第三掺杂区、一第四掺杂区以及一第五掺杂区。上述第三掺杂区具有上述第二导电型，形成于上述第二阱中。上述第四掺杂区具有上述第二导电型，形成于上述第一阱中且位于上述第三阱以及上述第四阱之间。上述第五掺杂区具有上述第一导电型，形成于上述第三阱中。
根据本发明的一实施例，上述第一掺杂区位于上述第二掺杂区以及上述第三掺杂区之间。
根据本发明的另一实施例，上述第二掺杂区位于上述第一掺杂区以及上述第三掺杂区之间。
根据本发明的一实施例，上述第三掺杂区形成上述漏极端。
根据本发明的一实施例，上述第四掺杂区形成上述源极端。
根据本发明的一实施例，上述第五掺杂区形成上述晶体管的一基极端，其中上述基极端耦接至上述接地端。
根据本发明的一实施例，半导体装置还包括一第一顶掺杂区以及一第二顶掺杂区。上述第一顶掺杂区具有上述第一导电型，形成于上述第一阱中且位于上述第二阱以及上述第四阱之间。上述第二顶掺杂区具有上述第一导电型，形成于上述第四阱中，其中上述第一掺杂区以及上述第二掺杂区形成于上述第二顶掺杂区中。
根据本发明的一实施例，第三掺杂区、上述第一掺杂区、上述第二掺杂区、上述第四掺杂区以及上述第五掺杂区形成一同心圆结构。
根据本发明的一实施例，当上述输入/输出焊垫接收一静电放电电流时，上述第三掺杂区、上述第一掺杂区以及上述第二掺杂区形成一功率晶体管，用以将上述静电放电电流经上述栅极端排除至上述接地端，进而保护上述内部电路。
本发明更提出一种半导体结构，包括一半导体基板、一第一阱、一第二阱、一第三阱、一第四阱、一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区以及一第五掺杂区。上述半导体基板具有一第一导电型。上述第一阱具有一第二导电型，且形成于上述半导体基板中。上述第二阱具有上述第二导电型，且形成于上述第一阱中。上述第三阱具有上述第一导电型，形成于上述半导体基板中且与上述第一阱相互连接。上述第四阱具有上述第一导电型，形成于上述第一阱中，且位于上述第二阱以及上述第三阱之间，其中上述第一掺杂区以及上述第二掺杂区形成于上述第四阱。上述第一掺杂区具有上述第一导电型，形成于上述第四阱中。上述第二掺杂区具有上述第二导电型，形成于上述第四阱中且相互连接于上述第一掺杂区。上述第三掺杂区具有上述第二导电型，形成于上述第二阱中。上述第四掺杂区具有上述第二导电型，形成于上述第一阱中且位于上述第三阱以及上述第四阱之间。上述第五掺杂区具有上述第一导电型，形成于上述第三阱中。
根据本发明的一实施例，上述第一导电型以及上述第二导电型为不同。
根据本发明的一实施例，上述第一掺杂区位于上述第二掺杂区以及上述第三掺杂区之间。
根据本发明的另一实施例，上述第二掺杂区位于上述第一掺杂区以及上述第三掺杂区之间。
根据本发明的一实施例，上述第一掺杂区以及上述第二掺杂区形成一晶体管的一栅极端，上述第三掺杂区形成上述晶体管的一源极端，上述第四掺杂区形成上述晶体管的一源极端，上述第五掺杂区形成上述晶体管的一基极端。
根据本发明的一实施例，上述栅极端以及上述基极端耦接至一接地端，其中当上述漏极端接收一静电放电电流时，上述第三掺杂区、上述第一掺杂区以及上述第二掺杂区形成一功率晶体管，用以将上述静电放电电流经上述栅极端排除至上述接地端，进而保护上述内部电路。
根据本发明的一实施例，半导体结构还包括一第一顶掺杂区以及一第二顶掺杂区。上述第一顶掺杂区具有上述第一导电型，形成于上述第一阱中且位于上述第二阱以及上述第四阱之间。上述第二顶掺杂区具有上述第一导电型，形成于上述第四阱中，其中上述第一掺杂区以及上述第二掺杂区形成于上述第二顶掺杂区中。
根据本发明的一实施例，第三掺杂区、上述第一掺杂区、上述第二掺杂区、上述第四掺杂区以及上述第五掺杂区形成一同心圆结构。
附图说明
图1是显示根据本发明的一实施例所述的集成电路的电路图；
图2是显示根据本发明的一实施例所述的晶体管的剖面图；
图3是显示根据本发明的另一实施例所述的晶体管的剖面图；
图4是显示根据本发明的又一实施例所述的晶体管的剖面图；
图5是显示根据本发明的一实施例所述的晶体管的上视图；
图6是显示根据本发明的另一实施例所述的晶体管的上视图；
图7是显示根据本发明的一实施例所述的晶体管的上视图；
图8是显示根据本发明的另一实施例所述的晶体管的上视图；
图9是显示根据本发明的又一实施例所述的晶体管的剖面图；
图10是显示根据本发明的又一实施例所述的晶体管的剖面图；
图11是显示根据本发明的一实施例所述的晶体管的上视图；
图12是显示根据本发明的一实施例所述的晶体管的上视图。
符号说明
100,200,300,400,500,600,700,800:集成电路
110:晶体管
120:输入/输出焊垫
130:内部电路
610,810:区域
R:电阻
G:栅极端
S:源极端
D:漏极端
B:基极端
IESD:静电放电电流
SUB:半导体基板
W1:第一阱
W2:第二阱
W3:第三阱
W4:第四阱
TOP1:第一顶掺杂区
TOP2:第二顶掺杂区
D1:第一掺杂区
D2:第二掺杂区
D3:第三掺杂区
D4:第四掺杂区
D5:第五掺杂区
ISO1:第一隔离结构
ISO2:第二隔离结构
ISO3:第三隔离结构
ISO4:第四隔离结构
IC1:第一内连结构
IC2:第二内连结构
IC3:第三内连结构
IC4:第四内连结构
EG:栅极电极
ED:漏极电极
ES:源极电极
EB:基极电极
BD1:第一寄生二极管
BD2:第二寄生二极管
具体实施方式
以下针对本揭露一些实施例的元件基底、半导体装置及半导体装置的制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本揭露一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本揭露一些实施例。当然，这些仅用以举例而非本揭露的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本揭露一些实施例，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种元件、组成成分、区域、层、及/或部分，这些元件、组成成分、区域、层、及/或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成成分、区域、层、及/或部分。因此，以下讨论的一第一元件、组成成分、区域、层、及/或部分可在不偏离本揭露一些实施例的教示的情况下被称为一第二元件、组成成分、区域、层、及/或部分。
除非另外定义，在此使用的全部用语(包括技术及科学用语)具有与此篇揭露的本领域技术人员所通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本揭露的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本揭露实施例有特别定义。
本揭露一些实施例可配合图式一并理解，本揭露实施例的图式亦被视为本揭露实施例说明的一部分。需了解的是，本揭露实施例的图式并未以实际装置及元件的比例绘示。在图式中可能夸大实施例的形状与厚度以便清楚表现出本揭露实施例的特征。此外，图式中的结构及装置以示意的方式绘示，以便清楚表现出本揭露实施例的特征。
在本揭露一些实施例中，相对性的用语例如“下”、“上”、“水平”、“垂直”、“之下”、“之上”、“顶部”、“底部”等等应被理解为该段以及相关图式中所绘示的方位。此相对性的用语仅是为了方便说明之用，其并不代表其所叙述的装置需以特定方位来制造或运作。而关于接合、连接的用语例如“连接”、“互连”等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
本发明的实施例是揭露半导体装置的实施例，且上述实施例可被包含于例如微处理器、记忆元件及/或其他元件的集成电路(integrated circuit,IC)中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、其他类型电容器例如，金属-绝缘体-金属电容(metal-insulator-metal capacitor,MIMCAP)、电感、二极管、金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor field-effecttransistors,MOSFETs)、互补式MOS晶体管、双极结晶体管(bipolar junctiontransistors,BJTs)、横向扩散型MOS晶体管、高功率MOS晶体管或其他类型的晶体管。在本发明所属技术领域中技术人员可以了解也可将半导体装置使用于包含其他类型的半导体元件于集成电路之中。
图1是显示根据本发明的一实施例所述的集成电路的电路图。如图1所示，集成电路100包括晶体管110、输入/输出焊垫120、电阻R以及内部电路130。晶体管110包括栅极端G、源极端S、漏极端D以及基极端B，其中栅极端G以及基极端B耦接至接地端，漏极端D耦接至输入/输出焊垫120，源极端S通过电阻R而耦接至内部电路130。
根据本发明的一实施例，当输入/输出焊垫120接收到因静电放电而产生的静电放电电流IESD时，晶体管110须将静电放电电流IESD排除，使得静电放电电流IESD不会流经内部电路130而造成内部电路130损坏。根据本发明的一实施例，晶体管110为接面场效晶体管。当正常工作时，晶体管110的栅极端G接地，使得输入/输出焊垫120耦接至内部电路130，并且晶体管110不影响内部电路130的效能。
图2显示根据本发明的一实施例所述的晶体管的剖面图。晶体管200包括半导体基板SUB、第一阱W1、第二阱W2、第三阱W3以及第四阱W4。
半导体基板SUB具有第一导电型。根据本发明的一实施例，半导体基板SUB为硅基板。根据本发明的其他实施例，半导体基板SUB亦可为具有第一导电型的轻掺杂的半导体基板。
第一阱W1形成于半导体基板SUB中，且具有第二导电型。根据本发明的一实施例，第一导电型为P型，第二导电型为N型。根据本发明的一实施例，第一阱W1可通过离子注入步骤形成。例如，可于预定第一阱W1的区域注入磷离子或砷离子以形成第一阱W1。
第二阱W2形成于第一阱W1中，具有第二导电型。根据本发明的一实施例，第二阱W2可通过离子注入步骤形成。例如，可于预定第二阱W2的区域注入磷离子或砷离子以形成第二阱W2。
第三阱W3形成于半导体基板SUB中，且与第一阱W1相互连接，其中第三阱W3具有第一导电型。根据本发明的一实施例，第三阱W3亦可通过离子注入步骤形成。例如，可于预定形成第三阱W3的区域注入硼离子或铟离子以形成第三阱W3。在本实施例中，第三阱W3的掺杂浓度高于半导体基板SUB的掺杂浓度。
第四阱W4形成于第一阱W1中，且位于第二阱W2以及第三阱之间W3，其中，第四阱W4具有第一导电型。根据本发明的一实施例，第四阱W4亦可通过离子注入步骤形成。例如，可于预定形成第四阱W4的区域注入硼离子或铟离子以形成第四阱W4。在本实施例中，第四阱W4的掺杂浓度高于半导体基板SUB的掺杂浓度。
根据本发明的一实施例，第一导电型以及第二导电型不同。换句话说，第一阱W1以及第二阱W2具有相同的导电型，半导体基板SUB、第三阱W3以及第四阱W4具有相同的导电型。
如图2所示，晶体管200还包括第一顶掺杂区TOP1以及第二顶掺杂区TOP2。第一顶掺杂区TOP1形成于第一阱W1中，且位于第二阱W2以及第四阱之间W4，其中第一顶掺杂区TOP1具有第一导电型。根据本发明的一实施例，第一顶掺杂区TOP1与第二阱W2相互连接。第二顶掺杂区TOP2形成于第四阱W4中，且具有第一导电型。
如图2所示，晶体管200还包括第一掺杂区D1、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5。第一掺杂区D1形成于第二顶掺杂区TOP2中，且具有第一导电型。根据本发明的一实施例，第一掺杂区D1的掺杂浓度高于第二顶掺杂区TOP2的掺杂浓度且高于第四阱W4的掺杂浓度。
第三掺杂区D3形成于第二阱W2中，且具有第二导电型。根据本发明的一实施例，第三掺杂区D3的掺杂浓度高于第二阱W2的掺杂浓度。第四掺杂区D4形成于第一阱W1中，具有第二导电型。
如图2所示，第四掺杂区D4位于第三阱W3以及第四阱W4之间。根据本发明的一实施例，第四掺杂区D4的掺杂浓度高于第三阱W3的掺杂浓度。
第五掺杂区D5形成于第三阱W3中，具有第一导电型。根据本发明的一实施例，第五掺杂区D5的掺杂浓度高于第三阱W3的掺杂浓度。
如图2所示，晶体管200还包括第一隔离结构ISO1、第二隔离结构ISO2、第三隔离结构ISO3以及第四隔离结构ISO4。第一隔离结构ISO1位于第一掺杂区D1以及第三掺杂区D3之间，用以分隔第一掺杂区D1以及第三掺杂区D3。
如图2所示，第一隔离结构ISO1直接接触第一掺杂区D1以及第三掺杂区D3，但并非用以限定本发明。根据本发明的其他实施例，第一隔离结构ISO1并未接触第一掺杂区D1以及第三掺杂区D3的至少一者。
第二隔离结构ISO2位于第一掺杂区D1以及第四掺杂区D4之间，用以分隔第一掺杂区D1以及第四掺杂区D4。如图2所示，第二隔离结构ISO2直接接触第一掺杂区D1以及第四掺杂区D4，但并非用以限定本发明。根据本发明的其他实施例，第二隔离结构ISO2并未接触第一掺杂区D1以及第四掺杂区D4的至少一者。
第三隔离结构ISO3位于第四掺杂区D4以及第五掺杂区D5之间，用以分隔第四掺杂区D4以及第五掺杂区D5。如图2所示，第三隔离结构ISO3直接接触第四掺杂区D4以及第五掺杂区D5，但并非用以限定本发明。根据本发明的其他实施例，第三隔离结构ISO3并未接触第四掺杂区D4以及第五掺杂区D5的至少一者。
第四隔离结构ISO4相邻于第五掺杂区D5，用以将第五掺杂区D5与其他半导体结构分隔。如图3所示，第四隔离结构ISO4直接接触第五掺杂区D5，但并非用以限定本发明。根据本发明的其他实施例，第四隔离结构ISO4并未接触第五掺杂区D5。
如图2所示，晶体管200还包括第一内连结构IC1、第二内连结构IC2、第三内连结构IC3以及第四内连结构IC4。第一内连结构IC1用以将第一掺杂区D1电性连接至栅极电极EG，其中栅极电极EG对应至图1的晶体管110的栅极端G。如图2所示，栅极电极EG耦接至接地端。
第二内连结构IC2用以将第三掺杂区D3电性连接至漏极电极ED，其中漏极电极ED对应至图1的晶体管110的漏极端D。换句话说，漏极电极ED耦接至图1的输入/输出焊垫120。第三内连接购IC3用以将第四掺杂区D4电性连接至源极电极ES，其中源极电极ES对应至图1的晶体管110的源极端S。换句话说，源极电极ES通过图1的电阻R而耦接至内部电路130。
第四内连结构IC4用以将第五掺杂区D5电性连接至基极电极EB，其中基极电极EB对应至图1的晶体管110的基极端B。换句话说，基极电极EB耦接至接地端。
根据本发明的一实施例，栅极电极EG、漏极电极ED、源极电极ES以及基极电极EB可利用相同或不同的金属层而实现。
根据本发明的一实施例，当图1的晶体管110因静电放电而自输入/输出焊垫120接收静电放电电流IESD时，静电浪电电流IESD通过晶体管200的第一寄生二极管BD1及/或第二寄生二极管BD2，而流至接地端。
如图2所示，第一寄生二极管BD1由第一阱W1以及第四阱W4的结所形成，第二寄生二极管BD2由第一阱W1以及第三阱W3以及半导体基板SUB的结所形成。根据本发明的一实施例，当第一寄生二极管BD1导通时，静电放电电流IESD经由漏极电极ED以及栅极电极EG而流至接地端。根据本发明的另一实施例，当第二寄生二极管BD2导通时，静电放电电流IESD经由漏极电极ED以及基极电极EB而流至接地端。
根据本发明的一些实施例，当静电放电时，图2的漏极电极ED以及栅极电极EG之间的跨压可能过大，而导致第一寄生二极管BD1产生崩溃现象而导致晶体管200发生不可逆的损坏。为了提升晶体管200的耐受度，有需要提升晶体管200的静电耐受能力。
图3是显示根据本发明的另一实施例所述的晶体管的剖面图。将图3的晶体管300与图2的晶体管200相比，晶体管300还包括第二掺杂区D2。如图3所示，第二掺杂区D2形成于第二顶掺杂区TOP2，且与第一掺杂区D1相互连接，并且第二掺杂区D2具有第二导电型。如图3所示，第二掺杂区D2位于第一掺杂区D1以及第三掺杂区D3之间。
如图3所示，第一内连结构IC1同时将第一掺杂区D1以及第二掺杂区D2电性连接至栅极电极EG，并且栅极电极EG耦接至接地端。根据本发明的一实施例，当第一导电型为P型，第二导电型为N型时，第一掺杂区D1、第二掺杂区D2以及第三掺杂区D3形成一寄生功率结晶体管。
根据本发明的一实施例，当漏极电极ED接收到静电放电电流IESD时，第一掺杂区D1、第二掺杂区D2以及第三掺杂区D3形成的寄生功率结晶体管导通，使得静电放电电流IESD得以经由栅极电极EG而快速排除至接地端，进而保护晶体管300。
图4是显示根据本发明的又一实施例所述的晶体管的剖面图。将图4的晶体管400与图3的晶体管300相比，晶体管400的第一掺杂区D1位于第二掺杂区D2以及第三掺杂区D3之间，其中第一掺杂区D1、第二掺杂区D2以及第三掺杂区D3形成一寄生功率结晶体管。根据本发明的一实施例，图3的晶体管300的电流增益大于图4的晶体管的电流增益，其中电流增益为功率结晶体管的集极电流与基极电流的比值。
图5是显示根据本发明的一实施例所述的晶体管的上视图，其中图5的晶体管500沿着点A至点A’的虚线的剖面图，如图3所示。如图5所示，晶体管500的第三掺杂区D3对应至图3的第三掺杂区D3，晶体管500的第二掺杂区D2对应至图3的第二掺杂区D2，晶体管500的第一掺杂区D1对应至图3的第一掺杂区D1，晶体管500的第四掺杂区D4对应至图3的第一掺杂区D4，晶体管500的第五掺杂区D5对应至图3的第五掺杂区D5。
换句话说，晶体管500的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5以第三掺杂区D3为圆心，而形成同心圆结构，其中晶体管500的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式如图3所示。
图6是显示根据本发明的另一实施例所述的晶体管的上视图。图6的晶体管600沿着点A至点A’的虚线的剖面图，如图3所示。相较于图5的晶体管500的第二掺杂区D2形成一整圈，晶体管600的第二掺杂区D2形成于部分的区域610中，其中每个第二掺杂区D2相距一既定距离。
图7是显示根据本发明的一实施例所述的晶体管的上视图，其中图7的晶体管700沿着点B至点B’的虚线的剖面图，如图4所示。如图7所示，晶体管700的第三掺杂区D3对应至图4的第三掺杂区D3，晶体管700的第二掺杂区D2对应至图4的第二掺杂区D2，晶体管700的第一掺杂区D1对应至图5的第一掺杂区D1，晶体管700的第四掺杂区D4对应至图4的第一掺杂区D4，晶体管700的第五掺杂区D5对应至图4的第五掺杂区D5。
换句话说，晶体管700的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5以第三掺杂区D3为圆心，而形成同心圆结构，其中晶体管700的第一掺杂区D1、第二掺杂区D2、第三掺杂区D3、第四掺杂区D4以及第五掺杂区D5的排列方式如图4所示。
图8是显示根据本发明的另一实施例所述的晶体管的上视图，其中图8的晶体管800沿着点B至点B’的虚线的剖面图，如图4所示。相较于图7的晶体管700的第二掺杂区D2形成一整圈，晶体管800的第二掺杂区D2形成于部分的区域810中，其中每个第二掺杂区D2相距一既定距离。
图9是显示根据本发明的又一实施例所述的晶体管的剖面图。将图9的晶体管900与图2的晶体管200相比，晶体管900的第二掺杂区D2均匀分布于第一掺杂区D1之中，并且第二掺杂区D2具有第二导电型，其中第一掺杂区D1、第二掺杂区D2以及第三掺杂区D3形成一寄生功率结晶体管。
图10是显示根据本发明的又一实施例所述的晶体管的剖面图。将图10的晶体管1000与图2的晶体管200相比，晶体管1000的第二掺杂区D2形成于第二顶掺杂区TOP2中，且具有第二导电型。此外，图10的晶体管1000的第一掺杂区D1均匀分布于第二掺杂区D2之中，其中第一掺杂区D1、第二掺杂区D2以及第三掺杂区D3形成一寄生功率结晶体管。
图11是显示根据本发明的一实施例所述的晶体管的上视图，其中图11的晶体管1100沿着点C至点C’的虚线的剖面图，如图9所示。如图11所示，晶体管1100的第二掺杂区D2划分为多个区块，并且多个区块均匀分布于第一掺杂区D1中。
如图11所示，晶体管1100的第三掺杂区D3对应至图9的第三掺杂区D3，晶体管1100的第二掺杂区D2对应至图9的第二掺杂区D2，晶体管1100的第一掺杂区D1对应至图9的第一掺杂区D1，晶体管1100的第四掺杂区D4对应至图9的第一掺杂区D4，晶体管1100的第五掺杂区D5对应至图9的第五掺杂区D5。
图12是显示根据本发明的一实施例所述的晶体管的上视图，其中图12的晶体管1200沿着点D至点D’的虚线的剖面图，如图10所示。如图12所示，晶体管1200的第一掺杂区D1划分为多个区块，并且多个区块均匀分布于第二掺杂区D2中。
如图12所示，晶体管1200的第三掺杂区D3对应至图10的第三掺杂区D3，晶体管1200的第二掺杂区D2对应至图10的第二掺杂区D2，晶体管1200的第一掺杂区D1对应至图10的第一掺杂区D1，晶体管1200的第四掺杂区D4对应至图10的第一掺杂区D4，晶体管1200的第五掺杂区D5对应至图10的第五掺杂区D5。
本发明提出了具有静电放电防护功能的晶体管，通过于栅极端加入额外的掺杂区，使得晶体管在不增加电路面积、不增加制造程序且不影响效能的情况下，增加晶体管的静电放电的防护能力。
虽然本揭露的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中技术人员，在不脱离本揭露的精神和范围内，当可作更动、替代与润饰。此外，本揭露的保护范围并未局限于说明书内所述特定实施例中的制造工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中技术人员可从本揭露一些实施例的揭示内容中理解现行或未来所发展出的制造工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本揭露一些实施例使用。因此，本揭露的保护范围包括上述制造工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求范围构成个别的实施例，且本揭露的保护范围也包括各个权利要求范围及实施例的组合。

Claims (16)

1.一种半导体装置，用以保护一内部电路，其特征在于，包括：
一晶体管，包括一栅极端、一源极端以及一漏极端，其中所述栅极端耦接至一接地端，所述源极端耦接至所述内部电路，所述漏极端耦接至一输入/输出焊垫；
一第一掺杂区，具有一第一导电型；以及
一第二掺杂区，具有一第二导电型，其中所述第一掺杂区以及所述第二掺杂区相互连接，其中所述第一掺杂区以及所述第二掺杂区形成所述栅极端，其中所述第一导电型以及所述第二导电型不同；
一半导体基板，具有所述第一导电型；
一第一阱，具有所述第二导电型，且形成于所述半导体基板中；
一第二阱，具有所述第二导电型，且形成于所述第一阱中；
一第三阱，具有所述第一导电型，形成于所述半导体基板中且与所述第一阱相互连接；以及
一第四阱，具有所述第一导电型，形成于所述第一阱中，且位于所述第二阱以及所述第三阱之间，其中所述第一掺杂区以及所述第二掺杂区形成于所述第四阱。
2.如权利要求1所述的半导体装置，其特征在于，还包括：
一第三掺杂区，具有所述第二导电型，形成于所述第二阱中；
一第四掺杂区，具有所述第二导电型，形成于所述第一阱中且位于所述第三阱以及所述第四阱之间；以及
一第五掺杂区，具有所述第一导电型，形成于所述第三阱中。
3.如权利要求2所述的半导体装置，其特征在于，所述第一掺杂区位于所述第二掺杂区以及所述第三掺杂区之间。
4.如权利要求2所述的半导体装置，其特征在于，所述第二掺杂区位于所述第一掺杂区以及所述第三掺杂区之间。
5.如权利要求2所述的半导体装置，其特征在于，所述第二掺杂区划分为多个区块，其中所述区块均匀分布位于所述第一掺杂区之中。
6.如权利要求2所述的半导体装置，其特征在于，所述第一掺杂区划分为多个区块，其中所述区块均匀分布位于所述第二掺杂区之中。
7.如权利要求2所述的半导体装置，其特征在于，所述第三掺杂区形成所述漏极端，所述第四掺杂区形成所述源极端以及所述第五掺杂区形成所述晶体管的一基极端，其中所述基极端耦接至所述接地端。
8.如权利要求2所述的半导体装置，其特征在于，还包括：
一第一顶掺杂区，具有所述第一导电型，形成于所述第一阱中且位于所述第二阱以及所述第四阱之间；以及
一第二顶掺杂区，具有所述第一导电型，形成于所述第四阱中，其中所述第一掺杂区以及所述第二掺杂区形成于所述第二顶掺杂区中。
9.如权利要求8所述的半导体装置，其特征在于，第三掺杂区、所述第一掺杂区、所述第二掺杂区、所述第四掺杂区以及所述第五掺杂区形成一同心圆结构。
10.如权利要求8所述的半导体装置，其特征在于，当所述输入/输出焊垫接收一静电放电电流时，所述第三掺杂区、所述第一掺杂区以及所述第二掺杂区形成一功率晶体管，用以将所述静电放电电流经所述栅极端排除至所述接地端，进而保护所述内部电路。
11.一种半导体结构，其特征在于，包括：
一半导体基板，具有一第一导电型；
一第一阱，具有一第二导电型，且形成于所述半导体基板中；
一第二阱，具有所述第二导电型，且形成于所述第一阱中；
一第三阱，具有所述第一导电型，形成于所述半导体基板中且与所述第一阱相互连接；
一第四阱，具有所述第一导电型，形成于所述第一阱中，且位于所述第二阱以及所述第三阱之间；
一第一掺杂区，具有所述第一导电型，形成于所述第四阱中；
一第二掺杂区，具有所述第二导电型，形成于所述第四阱中且相互连接于所述第一掺杂区，其中所述第一掺杂区以及所述第二掺杂区形成一晶体管的一栅极端；
一第三掺杂区，具有所述第二导电型，形成于所述第二阱中，其中所述第三掺杂区形成所述晶体管的一漏极端；
一第四掺杂区，具有所述第二导电型，形成于所述第一阱中且位于所述第三阱以及所述第四阱之间其中所述第四掺杂区形成所述晶体管的一源极端；以及
一第五掺杂区，具有所述第一导电型，形成于所述第三阱中，其中所述第一导电型以及所述第二导电型不同，所述第五掺杂区形成所述晶体管的一基极端。
12.如权利要求11所述的半导体结构，其特征在于，所述第一掺杂区位于所述第二掺杂区以及所述第三掺杂区之间。
13.如权利要求11所述的半导体结构，其特征在于，所述第二掺杂区位于所述第一掺杂区以及所述第三掺杂区之间。
14.如权利要求11所述的半导体结构，其特征在于，所述第二掺杂区划分为多个区块，其中所述区块均匀分布位于所述第一掺杂区之中。
15.如权利要求11所述的半导体结构，其特征在于，所述第一掺杂区划分为多个区块，其中所述区块均匀分布位于所述第二掺杂区之中。
16.如权利要求11所述的半导体结构，其特征在于，所述栅极端以及所述基极端耦接至一接地端，其中当所述漏极端接收一静电放电电流时，所述第三掺杂区、所述第一掺杂区以及所述第二掺杂区形成一功率晶体管，用以将所述静电放电电流经所述栅极端排除至所述接地端，进而保护一内部电路。
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