CN110911397A - 半导体晶体管设备及其制造方法 - Google Patents

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Abstract

本申请涉及半导体晶体管设备及其制造方法。本发明公开了一种半导体晶体管设备，其包括源极区、具有p型栅极区和n型栅极区的栅极区、以及具有p型漏极区和n型漏极区的漏极区。该p型栅极区、n型栅极区、p型漏极区和n型漏极区被定位成响应于静电放电(ESD)电压而提供漏极至栅极ESD电流路径以至少部分地使ESD电压放电。

Description

半导体晶体管设备及其制造方法
技术领域
本说明书涉及横向晶体管设备中的静电放电的处理。
背景技术
静电放电(ESD)是制造和使用半导体晶体管以及相关设备的常见困难。例如，可能由于与晶体管的导电部分诸如晶体管的漏极接触件或引线无意接触的人或工具施加的静电电荷而发生ESD。此类ESD具有损坏或破坏受影响晶体管的可能性，并且中断连接的电路和设备的操作。
具体地讲，作为超高压(UHV)设备的晶体管容易受到ESD损坏影响。用于测试由于ESD而引起的设备故障的现有模型或标准诸如人体模式(HBM)表明，现有的ESD保护方案提供最高至约1.5千伏(kV)的保护，这在许多情况下对于UHV设备很可能是不足够的。
发明内容
根据一个一般方面，半导体晶体管设备包括源极区、具有p型栅极区和n型栅极区的栅极区、以及具有p型漏极区和n型漏极区的漏极区。该p型栅极区、n型栅极区、p型漏极区和n型漏极区被定位成响应于静电放电(ESD)电压而提供漏极至栅极ESD电流路径以至少部分地使ESD电压放电。
根据另一个一般方面，半导体晶体管设备包括第一导电类型的衬底、形成在该衬底中的第二导电类型的第一阱区、以及形成在该第一阱区中的第二导电类型的源极区。该半导体晶体管设备还包括形成在该第一阱区中的第一导电类型的第二阱区、具有第一导电类型并且作为栅极区的一部分形成在第二阱区中的第一栅极区、以及具有第二导电类型并且作为栅极区的一部分形成在该第二阱区中的第二栅极区。该半导体晶体管设备还包括第一漏极区和第二漏极区，该第一漏极区具有第二导电类型并且作为漏极区的一部分形成在第一阱区中，该第二漏极区具有第一导电类型并且作为漏极区的一部分形成在第一阱区中。至少该第二漏极区、第一阱区、第二阱区和第二栅极区形成一种结构，该结构响应于由静电放电(ESD)引起的电压而提供漏极至栅极ESD电流路径。
一个或多个实施方式的细节在随附附图和以下描述中阐明。其他特征将从说明书和附图中以及从权利要求书中显而易见。
附图说明
图1为具有改善的ESD处理的代表性横向晶体管的部分的侧横截面。
图2A为用于为图1的晶体管提供栅极至漏极ESD电流路径的电路图。
图2B为示出在ESD事件期间图2A的电路图的操作的电路示意图。
图3为根据图1的示例的半导体晶体管结构的具体实施的顶视图。
图4为图3的晶体管结构的顶部金属视图。
图5为图3和图4的晶体管结构的漏极区的示例性放大视图，其示出了蜂窝状设计。
图6为图5的蜂窝状设计的另外的放大顶视图。
图7为图3至图6的晶体管结构的沿图3的线A-B截取的侧横截面视图。
图8为示出与示例性晶体管结构相比针对图3至图6的晶体管结构的ESD电流相对于漏极电压的I-V曲线的曲线图。
图9为示出用于制造根据图1至图7的晶体管结构的方法的示例性操作的流程图。
具体实施方式
本文所述的晶体管设备可包括漏极至栅极电流路径，其提供可响应ESD事件而发生的ESD电流的安全放电。可形成所得PNPN结构，其限定例如硅控整流器(SCR)，该硅控整流器建立用于ESD电流的该漏极至栅极电流路径。该漏极至栅极ESD电流路径保护晶体管免受否则将由ESD造成的损坏，包括如果使用现有ESD保护技术，那么高ESD电流水平将是损害性的。
图1为具有改善的ESD处理的代表性横向晶体管100的部分的侧横截面。在图1的示例中，晶体管100可表示各种类型的横向晶体管，包括横向结型场效应晶体管(JFET)或横向金属氧化物半导体FET(MOSFET)。在图1中，晶体管100以简化形式示出，以便以包括其各种特定具体实施的方式来清楚且简明地展示和描述相关特征。
例如，图1中未具体示出可包括在此类具体实施中的各种绝缘结构，诸如MOSFET的栅极氧化物。通过一个或更多的具体示例，图3至图7提供了图1的示例的JFET具体实施的示例性结构，其相对于图1的示例进行了更详细的说明和描述。
在图1的示例中，晶体管100包括漏极102、栅极104和源极106。如下文所详述，晶体管100包括漏极至栅极电流路径(图1中示出为ESD电流124)，其提供可响应于ESD事件而发生的ESD电流的安全放电，甚至当ESD为例如2kV或更高时，也是如此。
在图1中，晶体管100可表示NPN晶体管。然而，在其他示例性具体实施中，该导电类型可反转。
在图1的NPN晶体管中，漏极102因此包括一个或多个第一n型漏极区108。如下文所详述，漏极102还包括一个或多个第二p型漏极区110。漏极接触件111电连接到两个漏极区108、110。
同时，栅极104包括为NPN结构的一部分的第一p型栅极区112。栅极104还包括第二n型栅极区114。栅极接触件115电连接到两个栅极区112、114。
源极106包括源极区116，该源极区作为NPN晶体管结构的一部分为n型。该源极还包括电连接到源极区116的源极接触件117。另外在图1中，晶体管100被示出为形成在为p型的衬底118上。
因此，由图1可见，漏极102和栅极104均包含n型区和p型区两者，从而限定四个区108/110/112/114。在ESD的情况下，这四个区经由晶体管结构100的电短路的介于中间的主体区120、122进行交互，以便提供该ESD电流路径124。虽然图1的示例中示出了四个区108/110/112/114，如图所示，但在其他具体实施中也有可能以不同的顺序来实现这些区。
如下文所详述(并且如图2A和图2B所示)，形成所得PNPN结构，其限定硅控整流器(SCR)，该硅控整流器为ESD电流建立所提及的漏极至栅极电流路径124。漏极至栅极ESD电流路径124保护晶体管100免受否则将由ESD造成的损坏，包括如果使用现有ESD保护技术，那么高ESD电流水平将是损害性的。
更详细地讲，形成在p型衬底118中的高电压(HV)n阱120可表示轻掺杂(n-)区，其可还称为外延区。在ESD事件期间，HV n阱120电短路至n型漏极区108，该n型漏极区可表示重掺杂(n+)区。
类似地，p阱122可形成在HV n阱120内(例如，作为轻掺杂(p-)区)，并且可在ESD事件期间电短路至第二栅极区114，该第二栅极区可表示重掺杂(p+)区。应当理解，可根据所实现的横向晶体管100的类型来改变p阱122的深度或横向范围。例如，p阱122可以更靠近或远离漏极102延伸。
如上文所提及的，图1表示半导体晶体管设备的侧横截面。在各种具体实施中，下文示出和描述了其中的一些具体实施，漏极102可形成在半导体晶体管设备的中心部分处，而栅极104可围绕并且包围漏极102而形成。另外，源极106可围绕并且包围栅极区104而形成。例如，栅极104可形成为围绕漏极102的圆形形状、椭圆形形状、同心形形状，而源极106可形成为与栅极104相同的形状，并且包围(例如，同心地包围)栅极104。当然，在对应于例如图3的顶视图的晶体管设备100的顶视图中可观察到此类形态，但在图1的侧视图中不可直接观察到。
在此类具体实施中，ESD防护环结构可设置成围绕并且包围源极106。此类ESD防护环结构可用于向漏极至栅极ESD电流路径124提供次级ESD电流路径，如下文详细讨论的。
在本说明中，衬底118可被称为限定水平面，使得p型栅极区112、n型栅极区114、n型漏极区108和p型漏极区110可被认为沿着衬底的水平面在平行方向上延伸。因此，术语横向或横向晶体管或类似的术语应理解为是指在上述意义上水平延伸的晶体管结构。另外，本文所述的PNPN结构的PN结可被理解为相对于衬底118的水平方向至少部分地竖直地对齐。
图2A为用于为图1的晶体管提供栅极至漏极ESD电流路径124的电路图。图2B为示出在ESD事件期间图2A的电路图的操作的电路示意图。在图2A中，如上所述，p型第二漏极区110与HV n阱120(其在ESD事件期间电短路到n型第一漏极区108)形成第一p-n结。另外，该p阱122(其在ESD事件期间电短路到p型第一栅极区112)与n型第二栅极区114形成第二p-n结。同时，在区120、122之间(例如，在该区之间的界面处形成)形成NP结。
图2B为电路示意图，示出图2A的电路的操作可使用一对耦接的双极性结型晶体管(BJT)202、204来表示。在图2B中，区110和114分别表示在所有四个PNPN层110/120/122/114上的初级阳极和阴极端子。
一般来讲，当阳极110相对于阴极114处于正电位(在晶体管204的栅极122处没有施加电压)时，第一PN结和第二PN结均为正向偏压的，而中间NP结为反向偏压的(使得不发生传导)。在ESD事件期间，110处的阳极电压增大超过击穿电压，从而导致N型层120和P型层122之间的界面处的中间NP结的分解，并且由此导致图2A/2B的电路的传导。传导将持续到例如ESD事件结束(即，该阳极电压不再存在)。图1的晶体管100的对应具体实施的具体示例值或值范围在下文(例如，相对于图8)提供。
图3为根据图1的示例的半导体晶体管结构的具体实施的顶视图。图3示出了漏极302、栅极304和源极306的示例性配置。与图1的上述描述一致，漏极302包括第一n型漏极区308和第二p型漏极区310。
同样与图1一致，栅极304包括p型栅极区112和n型栅极区114。p型栅极区112被接触引线118部分地覆盖，而n型栅极区114被接触引线116部分地覆盖。
相似地，源极306包括n型区319并且被接触引线320部分地覆盖。各种接触引线和相关联接的触件(包括漏极区302的那些接触件)的示例性细节进一步示于图4至图7。
另外在图3中，ESD防护环结构包括n掺杂防护环322和一个或多个相关联的接触引线部分324以及p掺杂防护环326和相关联的接触引线328。ESD防护环322、326的更多细节在下文示出和描述，包括在图7的横截面中示出和描述。
一般来讲，除了上文所提及的漏极至栅极ESD电流路径124之外，该ESD防护环322、324还在ESD的情况下提供附加的或另选的ESD电流路径。具体地讲，如下文所述，防护环322、324提供也限定上文所提及的PNPN结构的类型的漏极至防护环ESD电流路径，其可被认为用于使用n掺杂漏极区108和p掺杂漏极区110来形成硅控整流器(SCR)。
图4为图3的晶体管结构的顶部金属视图。如图所示，并且从图3的示例可以理解，图4示出了漏极金属接触件402、栅极金属接触件404和源极金属接触件406。图4还示出了ESD防护环金属接触件408。
因此，图3和图4示出了其中晶体管结构100具有圆形形状或环形形状的示例性具体实施。当然，其他配置也是可能的，诸如运动场形配置、卵形配置、跑道形配置或椭圆形配置。
图5为图3和图4的晶体管结构的漏极区302的示例性放大视图，示出了蜂窝状设计502。图6是图5的蜂窝状设计502的另外的放大顶视图。虽然蜂窝结构设计502被呈现为非限制性示例并且仅以举例的方式呈现，但图6示出了示例性具体实施，其中漏极302包括表示n型漏极区108的示例的一个或多个n型部分602。在该示例中，n型区602可被表示p型漏极区110的六个p型区604围绕。图6还示出了在所示漏极区602/604中的每一个漏极区处提供公共电势(漏极电压)的电接触部分606和层608。
一般来讲，可以被设计用于优化期望的ESD放电特性的方式来使用NPN/PNPN的各种比率。例如，包括更多的p型材料(例如，p型漏极区110或p型栅极区112)可实现更大的ESD电流。可也优化各种p型材料的区域，以及栅极区或漏极区中任一者或两者中的P：N型区的比率。
图7为图3至图6的晶体管结构的沿图3的线A-B截取的侧横截面视图。在图7中，数字参考标签从先前的图3至图6继续，但以横截面示出。具体地讲，图6的示例性p型漏极区604以横截面示出，但因为p型漏极区604为图6中的(隔离)岛状或柱状结构，其包绕n型漏极区606(其具有类似的岛状/柱状结构)，图7的横截面示出了在n型漏极区606的横截面视图的任一侧上的区604的径向部分604a、604b。因此，一般来讲，在本文所述的半导体设备中，n型漏极区和p型漏极区可被形成作为柱状结构。
另外在图7中，衬底区702被示出为p型并且被标记为Psub。HV n阱区704包含在该衬底区702内并且大致对应于图1的HV n阱120。相似地，p阱706对应于图1的p阱122。
ESD防护环接触件408和相关联的ESD防护环区322、324、326、328也以横截面示于图7中。具体地讲，p型区322被示出为在p型衬底702中形成，并且n型区326被示出为在n型阱区708中形成。这样，可同时收集大部分和少数电荷载体，并且重掺杂区324、328可降低ESD防护环区域中的电阻。
如上文所提及的，在ESD事件期间，可在图7的漏极302和ESD防护环结构之间发生第二ESD放电电流路径。换句话讲，图1的漏极至栅极ESD电流路径124以及图3的类似电流路径可与该第二漏极至ESD防护环电流一起发生。
例如，并且在结构和操作方面类似于上述图2A和2B的电路的描述，这种附加漏极至ESD防护环电流路径可在硅控整流器(SCR)的情况下发生。具体地讲，图2A和2B的对应PNPN结构可通过p型漏极区604、HV n阱区704、电短路的p型区702和322、以及电短路的n型区708和326的组合来形成。
最后在图7中，可包括各种绝缘结构，以便有利于图7的各种设备区的形成和电分离。虽然没有单独的标记和讨论，但此类绝缘区由绝缘区710表示，该绝缘区可以是氧化物或任何合适类型的绝缘体。
图8为示出与示例性晶体管结构相比针对图3至图6的晶体管结构的ESD电流相对于漏极电压的I-V曲线的曲线图。具体地，I-V曲线802示出了现有ESD保护方案的类型的示例，其中漏极至栅极NP(反向偏压)二极管结构用于ESD保护，并且其中JFET击穿电压BVDSS被设定为发生在例如600V至900V、例如约650V的特定范围内。
在该示例中，响应于ESD事件而观察到击穿过冲现象，其中发生回弹特性，其中在发生回弹之前达到约900V的电压(对应于图8中标记为A1的ESD电流，其可为例如约0.9A)。换句话讲，等到在漏极和栅极之间形成的反向偏压二极管正导通电流时，很可能已经发生对JFET结构的损坏。
相比之下，如I-V曲线804所示，本文所述的PNPN结构提供击穿过冲的显著减小。具体地讲，该SCR结构响应于ESD事件而打开并且导电的速度比示例性I-V曲线802快得多。
在更详细的示例中，可能会发生曲线804的JFET的典型电源为110V或220V，使得在正常操作期间，任何电压峰值不高于约500V，并且不会发生JFET击穿。同样在此正常操作区中，如上文所提及的，p型漏极区(例如，图1中的110或者图6和图7中的604)不传导电流，或传导最小/可忽略的电流。同时，对应的n型漏极区(例如，图1中的108或者图6和图7中的606)在将电流传导到图1的源极106或者图3、图6、图7的306时执行正常的漏极功能。
就其性质而言，ESD事件的特征在于电压的极快上升，从而导致p型漏极区110/604的电势相应地快速上升。电势的这种上升比相关联的HV n阱区(例如，图1的120或图7的704)的电势的相应上升更快。因此，在介于中间的PN结处发生0.7V势差，并且产生正向偏压。该正向偏压起到导通图2A和图2B的结构的作用。
换句话讲，对于曲线802，例如2kV的ESD电压将在650V的BVDSS处引起击穿，但将施加不足够的能量来发起回弹状态，直到已经发生显著过冲，如上文所述和所示。
对于对应于图1至图7的曲线804，在例如650V的BVDSS之后更快地发起回弹。即使对于例如2kV至4kV的极高ESD电压，图2A和图2B的SCR结构将被激活，并且将传导最高至约例如2.8A(对应于图8中的电流A2的示例)的电流。因此，由于图2A和图2B的PNPN结构对于漏极至栅极ESD电流路径具有更高的电流增益(例如，最高至三倍或更多)，该漏极至栅极ESD电流路径可被实现为初级或大多数溢流传导路径，而涉及上述类型的ESD防护环的电流路径可用作次级或溢流电流路径。
最后，关于图1至图8，在一些具体实施中，假定源极(例如，106、308)为了晶圆级或其他测试场景的目的而保持浮动(例如，未连接)。在这些场景中，漏极102、302处的ESD电流仅具有本文所述的用于放电的两个电流路径，即，漏极至栅极或漏极至ESD防护环。
图9为示出用于制造根据图1至图8的晶体管结构的方法的示例性操作的流程图。图9为一个或多个示例性方法的高级描述。虽然图9被示出为一组顺序操作，但还应当理解，在各种具体实施中，图9的操作中的两个或更多个操作可作为单个步骤一起实现或彼此平行地实现。相似地，图9的任何单个操作可以实现为两个或更多个子操作，这可以是串联的或彼此平行的。此外，这些操作可以与所示的顺序不同的顺序来实施，并且还可包括另外的或另选的操作。
在图9的示例中，参考图1和图7，在p型衬底118、702中形成HV n阱120、704(902)。在HV n阱120、704中形成p阱122/706(904)。然后可形成绝缘区710(906)。
N型区可形成在漏极102、302、栅极104、304和源极106、306以及ESD防护环结构的对应区中(908)。具体地讲，如上文所提及的，n型漏极区108、606可形成为HV n阱120、704的表面上的柱状或岛状区。栅极、源极和ESD防护环的各种n型区314、319、328可分别以上文提及的圆形或四边形类型的配置形成。
相似地，可在漏极102、302，栅极104、304和ESD防护环结构的对应区中形成p型区(918)。具体地讲，如上文所提及的，p型漏极区110、604可形成为HV n阱120、704的表面上的柱状或岛状区，并且其围绕n型柱108、606。栅极和ESD防护环的各种p型区312、324可分别以上文提及的圆形或同心类型的配置来形成。
最后在图9中，可形成对应的接触结构(912)。例如，引线和金属接触件的各种示例在上文提供，但应当理解，也可作出接触层的配置和组成的其他合适的选择。
有利的是，应当理解，图9的方法提供了在漏极区和栅极区两者内包括p型区和n型区两者，以由此形成本文所述的PNPN SCR结构和功能的类型。具体地讲，这些设备结构可在很少或不需要单独或附加掩蔽操作的情况下获得，并且不需要可实现的各种横向晶体管设备中的附加层。
应当理解，在前面的描述中，当元件诸如层、区、衬底或部件被提及在另一个元件上，连接到另一个元件，电连接到另一个元件，耦接到另一个元件，或电耦接到另一个元件上时，该元件可直接在另一个元件上，连接或耦接到另一个元件上，或者可以存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦接到另一个元件或层时，不存在中间元件或层。虽然在整个详细描述中可能不会通篇使用术语直接在…上、直接连接到…、或直接耦接到…，但是被示为直接在元件上、直接连接或直接耦接的元件能以此类方式提及。本申请的权利要求书(如果存在的话)可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书和权利要求书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…之下、在…之以下等等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些实施方式中，术语邻近能包括横向邻近或水平邻近。
一些实施方式可使用各种半导体处理和/或封装技术来实现。一些实施方式可使用与半导体衬底相关联的各种类型的半导体处理技术来实现，该半导体衬底包含但不限于，例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。
虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入实施方式的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以示例的方式呈现，而不是限制，并且可以进行形式和细节上的各种改变。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的实施方式能包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。

Claims (13)

1.一种半导体晶体管设备，包括：
源极区；
栅极区，所述栅极区具有p型栅极区和n型栅极区；和
漏极区，所述漏极区具有p型漏极区和n型漏极区，
其中所述p型栅极区、所述n型栅极区、所述p型漏极区和所述n型漏极区被定位成响应于静电放电ESD电压而提供漏极至栅极ESD电流路径以至少部分地使所述ESD电压放电。
2.根据权利要求1所述的半导体晶体管设备，其中所述p型栅极区、所述n型栅极区、所述p型漏极区和所述n型漏极区形成硅控整流器SCR的一部分，并且进一步地，其中所述p型漏极区大于所述n型漏极区。
3.根据权利要求2所述的半导体晶体管设备，其中所述p型栅极区、所述n型栅极区、所述p型漏极区和所述n型漏极区形成所述SCR的PNPN结构的一部分。
4.根据权利要求3所述的半导体晶体管设备，其中所述SCR的所述PNPN结构包括：
p阱，所述p阱至少部分地形成在所述栅极区下方，并且在所述ESD期间电短路至所述p型栅极区；和
高压n阱，所述高压n阱形成在所述源极区、所述栅极区、所述p阱和所述漏极区下方，并且在所述ESD期间电短路至所述n型漏极区。
5.根据权利要求1所述的半导体晶体管设备，其中：
所述漏极区形成在所述半导体晶体管设备的中心部分处，
所述栅极区围绕并且包围所述漏极区而形成；并且
所述源极区围绕并且包围所述栅极区而形成。
6.根据权利要求5所述的半导体晶体管设备，还包括：
ESD防护环结构，所述ESD防护环结构围绕并且包围所述源极区，其中所述ESD防护环结构提供通向所述漏极至栅极ESD电流路径的次级ESD电流路径。
7.根据权利要求1所述的半导体晶体管设备，其中所述半导体晶体管设备包括横向结型场效应晶体管横向JFET和横向金属氧化物半导体场效应晶体管横向MOSFET中的至少一者。
8.一种半导体晶体管设备，包括：
第一导电类型的衬底；
第二导电类型的第一阱区，所述第二导电类型的第一阱区形成在所述衬底中；
所述第二导电类型的源极区，所述第二导电类型的源极区形成在所述第一阱区中；
所述第一导电类型的第二阱区，所述第一导电类型的第二阱区形成在所述第一阱区中；
第一栅极区，所述第一栅极区具有所述第一导电类型并且形成在所述第二阱区中作为栅极区的一部分；
第二栅极区，所述第二栅极区具有所述第二导电类型并且形成在所述第二阱区中作为所述栅极区的一部分；
第一漏极区，所述第一漏极区具有所述第二导电类型并且形成在所述第一阱区中作为漏极区的一部分；和
第二漏极区，所述第二漏极区具有所述第一导电类型并且形成在所述第一阱区中作为所述漏极区的一部分，
其中至少所述第二漏极区、所述第一阱区、所述第二阱区和所述第二栅极区形成响应于由静电放电ESD引起的电压而提供漏极至栅极ESD电流路径的结构。
9.根据权利要求8所述的半导体晶体管设备，其中所述结构包括：
所述第一阱区，所述第一阱区至少部分地位于所述栅极区下方，并且在所述ESD期间电短路至所述第一栅极区；和
所述第二阱区，所述第二阱区包括高压阱，所述高压阱形成在所述源极区、所述栅极区、所述第一阱区和所述漏极区下方，并且在所述ESD期间电短路至所述第二漏极区。
10.根据权利要求8所述的半导体晶体管设备，其中：
所述漏极区形成在所述半导体晶体管设备的中心部分处，
所述栅极区围绕并且包围所述漏极区而形成；并且
所述源极区围绕并且包围所述栅极区而形成。
11.一种制造半导体晶体管设备的方法，所述方法包括：
在第一导电类型的衬底中形成第二导电类型的第一阱区；
在所述第一阱区中形成所述第二导电类型的源极区；
在所述第一阱区中形成所述第一导电类型的第二阱区；
作为栅极区的一部分，在所述第二阱区中形成具有所述第一导电类型的第一栅极区；
作为所述栅极区的一部分，在所述第二阱区中形成具有所述第二导电类型的第二栅极区；
作为漏极区的一部分，在所述第一阱区中形成具有所述第二导电类型的第一漏极区；以及
作为所述漏极区的一部分，在所述第一阱区中形成具有所述第一导电类型的第二漏极区，
其中至少所述第二漏极区、所述第一阱区、所述第二阱区和所述第二栅极区形成响应于静电放电ESD电压的结构，并且实施漏极至栅极ESD电流路径以至少部分地使所述ESD电压放电。
12.根据权利要求11所述的方法，包括：
在所述半导体晶体管设备的中心部分处形成所述漏极区，
围绕并且包围所述漏极区形成所述栅极区；以及
围绕并且包围所述栅极区形成所述源极区。
13.根据权利要求11所述的方法，包括：
围绕并且包围所述源极区形成ESD防护环结构，其中所述ESD防护环结构提供通向所述漏极至栅极ESD电流路径的次级ESD电流路径。
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