KR102539366B1 - 제너 다이오드를 사용하는 감지 igbt에 대한 정전기 방전 처리 - Google Patents

제너 다이오드를 사용하는 감지 igbt에 대한 정전기 방전 처리 Download PDF

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Abstract

메인 절연 게이트 바이폴라 트랜지스터(IGBT) 및 감지 IGBT가 감지 IGBT의 감지 이미터와 메인 IGBT의 메인 이미터 사이에 접속된 감지 저항기를 가질 수 있다. 백투백 제너 다이오드들이 감지 IGBT의 감지 게이트와 감지 이미터 사이에 접속되고, 정전기 방전(ESD) 이벤트 동안 감지 게이트와 감지 이미터 사이의 전압을 클램프하도록 구성될 수 있다.

Description

제너 다이오드를 사용하는 감지 IGBT에 대한 정전기 방전 처리{ELECTROSTATIC DISCHARGE HANDLING FOR SENSE IGBT USING ZENER DIODE}
본 설명은 절연 게이트 바이폴라 트랜지스터(IGBT) 디바이스들에 대한 정전기 방전의 처리에 관한 것이다.
정전기 방전(ESD)은 반도체 트랜지스터들 및 관련 디바이스들의 제조 및 사용에 있어서 공통적인 어려움이다. ESD는, 예를 들어, 사람 또는 도구가 트랜지스터의 전도성 부분과 의도치 않게 접촉함으로써 제공되는 정전하로 인해 발생할 수 있다. 그러한 ESD는 영향을 받은 트랜지스터를 손상시키거나 파괴하고, 접속된 회로 및 디바이스들의 동작들을 방해할 가능성이 있다.
특히, 초고전압(UHV) 디바이스인 트랜지스터는 ESD 손상에 취약하다. 휴먼 바디 모드(Human Body Mode, HBM)와 같은, ESD로 인한 디바이스 장애에 대해 테스트하기 위한 기존 모델들 또는 표준들은 기존의 ESD 보호 스킴들이 약 1.5 킬로볼트(㎸)까지 보호를 제공하는 것을 보여주는데, 이는 UHV 디바이스들에 대해 많은 경우에 불충분할 가능성이 있다.
예를 들어, 절연 게이트 바이폴라 트랜지스터(IGBT) 디바이스들은 고속 스위칭 및 고효율과 같은 이점들을 제공하면서 그러한 고전력 UHV 시나리오들에서 사용될 수 있다. IGBT 디바이스들은 상이한 방식들(예를 들어, 평면 또는 트렌치 게이트들)로 구성될 수 있고, 하부 기판 상에 상이한 유형들의 레이아웃들로 구성될 수 있다. IGBT 디바이스들을 요구하는 많은 시나리오를 위해 ESD 보호 스킴들이 개발되었지만, 그러한 ESD 보호 스킴들은 모든 IGBT 사용 사례들에서 ESD 보호를 제공하기에 충분하지 않을 수 있다.
하나의 일반적인 태양에 따르면, 반도체 트랜지스터 디바이스가 메인 게이트, 메인 컬렉터, 및 메인 이미터를 갖는 메인 절연 게이트 바이폴라 트랜지스터(IGBT)를 포함한다. 반도체 트랜지스터 디바이스는 감지 게이트, 감지 컬렉터, 및 감지 이미터를 갖는 감지 IGBT를 포함할 수 있으며, 감지 게이트는 메인 게이트에 전기적으로 접속되고, 감지 컬렉터는 메인 컬렉터에 전기적으로 접속되고, 감지 저항기가 감지 이미터와 메인 이미터 사이에 접속된다. 백투백 제너 다이오드들이 감지 게이트와 감지 이미터 사이에 접속되고, 정전기 방전(ESD) 이벤트 동안 감지 게이트와 감지 이미터 사이의 전압을 클램프하도록 구성될 수 있다.
다른 일반적인 태양에 따르면, 반도체 트랜지스터 디바이스가 기판, 및 기판 상에 형성된 에피택셜 층을 포함할 수 있다. 반도체 트랜지스터 디바이스는 에피택셜 층에 형성되고 적어도 제1 접합 종단 확장(JTE)에 의해 격리된 메인 이미터 영역을 포함할 수 있으며, 메인 이미터 영역은 메인 절연 게이트 바이폴라 트랜지스터(IGBT)의 메인 이미터를 형성한다. 반도체 트랜지스터 디바이스는 메인 이미터 영역에 형성되고 메인 IGBT의 메인 게이트를 형성하는 제1 복수의 게이트 트렌치, 및 에피택셜 층에 형성되고 적어도 제2 JTE에 의해 격리된 감지 이미터 영역을 포함할 수 있으며, 감지 이미터 영역은 감지 IGBT의 감지 이미터를 형성한다. 반도체 트랜지스터 디바이스는 감지 이미터 영역에 형성되고 감지 IGBT의 감지 게이트를 형성하며, 메인 IGBT의 메인 게이트에 전기적으로 접속된 제2 복수의 게이트 트렌치들을 포함할 수 있다. 반도체 트랜지스터 디바이스는 백투백 제너 다이오드들을 형성하고, 메인 게이트 및 감지 게이트에 공통인 게이트 컨택과 감지 이미터의 감지 이미터 컨택 사이에 접속된 교번하는 n-도핑된 영역과 p-도핑된 영역을 갖는 폴리실리콘 층을 포함할 수 있다.
다른 일반적인 태양에 따르면, 반도체 트랜지스터 디바이스를 제조하는 방법은 기판을 형성하는 단계, 및 기판 상에 에피택셜 층을 형성하는 단계를 포함할 수 있다. 방법은 에피택셜 층에 형성되고 적어도 제1 접합 종단 확장(JTE)에 의해 격리된 메인 이미터 영역을 형성하는 단계 - 메인 이미터 영역은 메인 절연 게이트 바이폴라 트랜지스터(IGBT)의 메인 이미터를 형성함 -, 및 메인 이미터 영역에 형성되고 메인 IGBT의 메인 게이트를 형성하는 제1 복수의 게이트 트렌치들을 형성하는 단계를 포함할 수 있다. 방법은 에피택셜 층에 형성되고 적어도 제2 JTE에 의해 격리된 감지 이미터 영역을 형성하는 단계 - 감지 이미터 영역은 감지 IGBT의 감지 이미터를 형성함 -, 및 감지 이미터 영역에 형성되고 감지 IGBT의 감지 게이트를 형성하며, 메인 IGBT의 메인 게이트에 전기적으로 접속된 제2 복수의 게이트 트렌치들을 형성하는 단계를 포함할 수 있다. 방법은 백투백 제너 다이오드들을 형성하고, 메인 게이트 및 감지 게이트에 공통인 게이트 컨택과 감지 이미터의 감지 이미터 컨택 사이에 접속된 교번하는 n-도핑된 영역과 p-도핑된 영역을 갖는 폴리실리콘 층을 형성하는 단계를 포함할 수 있다.
하나 이상의 구현예의 상세 사항들이 첨부 도면 및 아래의 설명에서 기술된다. 다른 특징들이 설명 및 도면으로부터, 그리고 청구범위로부터 명백할 것이다.
도 1은 적어도 하나의 제너 다이오드를 사용하는 감지 IGBT에 대한 ESD 보호를 예시하는 회로도이다.
도 2a는 도 1의 회로의 예시적인 구현예의 제1 평면도이다.
도 2b는 도 1의 적어도 하나의 제너 다이오드의 구현예를 예시하는, 도 1의 회로의 제2 평면도이다.
도 3은 도 1, 도 2a 및 도 2b에 따른 트랜지스터 구조를 형성하기 위한 방법에 대한 예시적인 동작들을 예시하는 흐름도이다.
도 4는 도 3의 흐름도의 프로세스 단계들의 예시적인 구현예들을 예시하는 제1 측단면도이다.
도 5는 도 3의 흐름도의 프로세스 단계들의 예시적인 구현예들을 예시하는 제2 측단면도이다.
도 6은 도 3의 흐름도의 프로세스 단계들의 예시적인 구현예들을 예시하는 제3 측단면도이다.
도 7은 도 4의 흐름도의 프로세스 단계들의 예시적인 구현예들을 예시하는 제4 측단면도이다.
도 8은 도 1 내지 도 7과 관련하여 설명된 바와 같이 게이트와 감지 이미터 사이의 백투백 제너 다이오드들에 의해 제공되는 HBM 성능의 그래프이다.
도 9는 도 1 내지 도 7의 구현예들에 대한 예시적인 사용 사례를 예시하는 회로도이다.
본 명세서에 설명된 트랜지스터 디바이스들은, 감지 IGBT가 메인 IGBT 디바이스에 대해 격리된 접합 전압들을 가질 때에도, 1차 또는 메인 IGBT 디바이스 내의 전류 흐름을 감지하는 데 사용되는 감지 IGBT의 게이트와 감지 이미터 사이의 전류 흐름에 대한 ESD 보호를 위한 제너 다이오드 보호 스킴들을 포함할 수 있다. 더욱이, 백투백 제너 다이오드들을 제공함으로써, 양방향 ESD 보호, 즉 게이트와 감지 이미터 사이의 순방향 및 역방향 전류 둘 모두에 대한 ESD 보호를 제공하는 것이 가능하다. 또한, 감지 IGBT의 게이트와 감지 이미터 사이의 ESD 보호를 위한 제너 다이오드(들)를 갖는 감지 IGBT를 제조하기 위한 관련 처리 단계들은 종래의 프로세스들에 비해 저렴하게 그리고 최소한의 수정들로 수행될 수 있다.
더 상세한 예들에서, 전술한 바와 같은, 감지 IGBT 및 메인 IGBT를 사용하는 몇몇 회로들은 격리 영역을 사용하여 감지 IGBT를 메인 IGBT로부터 격리시킨다. 특히, 예를 들어, 그러한 격리는 전류 감지를 위한 감지 저항기가 감지 이미터와 메인 이미터 사이에 추가될 때 필요하거나 유용할 수 있다. 예를 들어, 그러한 격리 스킴들은 산업용 모터 구동 응용들에서 사용될 수 있다.
그러한 경우에, 전류 분할이 감지 전류와 메인 전류 사이에서 구현될 수 있다. 또한, 감지 IGBT가 메인 IGBT보다 훨씬 더 작기 때문에, 감지 IGBT는 ESD 보호에 대한 필요성에 훨씬 더 민감할 수 있다. 그러나, 산업용 모터 구동 응용들과 같은, 전술한 사용 사례들의 유형들에서, HBM > 2000V의 ESD 성능이 요구될 수 있다. 본 명세서에 설명된 바와 같이 감지 IGBT의 게이트와 감지 이미터 사이에 제너 다이오드(들)를 추가함으로써, 설명된 회로들의 ESD 성능이 개선될 수 있다.
본 명세서에서의 예들 중 다수는 예로서 특정 전도성 유형(예를 들어, p형 전도성, n형 전도성)과 관련하여 논의되지만, 전도성 유형들은, 몇몇 구현예들에서, 반전될 수 있다.
도 1의 예에서, 메인 IGBT(102)는 예를 들어 산업용 모터 구동 응용과 같은, 주요 목적을 위해 사용되는 다수의 IGBT 디바이스를 나타낸다. 일반적으로, 그리고 이하에서 상세히 논의되는 바와 같이, 메인 IGBT(102)는 비교적 많은 수의 IGBT 디바이스들(예를 들어, 하부 기판 상에 형성된, 대략 수천 개의 IGBT 디바이스들)을 나타내며, 이들 각각은 예를 들어 게이트 트렌치로서 구현되고 도 1에 게이트(104)로서 예시된 공통 게이트 컨택에 접속되는 메인 게이트를 갖는다. 유사하게, 공통 컬렉터 컨택이 메인 IGBT(102)의 메인 컬렉터 영역들에 전기적으로 접속될 수 있으며, 도 1에 컬렉터(106)로서 예시되어 있다. 공통 메인 이미터 컨택이 복수의 메인 이미터 영역(본 명세서에서 집합적으로 메인 이미터 영역으로 지칭될 수 있음)에 접속될 수 있으며, 도 1에 메인 이미터(108)로서 예시되어 있다.
또한 도 1에서, 감지 IGBT(110)는 메인 IGBT(102)를 통한 전류를 모니터링하고 감지하는 데 사용되는, 훨씬 더 적은 수의 IGBT 디바이스들을 나타낸다. 더 상세하게, 도 1의 회로의 구현예는 감지 IGBT 디바이스들(110)의 수와 메인 IGBT 디바이스들(102)의 수 사이에 정의된 비율을 가질 수 있다. 그러면, 감지 IGBT 디바이스들(110)을 통한 감지 전류 흐름은 일반적으로 메인 IGBT 디바이스들(102)을 통한 메인 전류 흐름에 비례할 것이고, 따라서 감지 전류의 감지는 메인 전류에 관한 유용한 정보를 제공한다.
도 1은 대응하는 전기 컨택들을 사용하여 구현되는 바와 같은, 메인 IGBT(102)와 감지 IGBT(110) 사이의 전기적 접속들을 예시하는 단순화된 회로도이다. 예를 들어, 도 1의 게이트(104)는, 그와 같이 언급될 때, 메인 IGBT(102)의 메인 게이트와 감지 IGBT(110)의 감지 게이트를 접속하는 공통 게이트 컨택을 나타내는 것으로 이해될 수 있다. 도 1의 컬렉터(106) - 도 1과 관련하여 그와 같이 언급될 때, 감지 컬렉터 및 메인 컬렉터에 접속된 공통 컬렉터 컨택을 나타냄 - 에 유사한 코멘트들이 적용된다. 또한 도 1에서, 용어 '감지 이미터(112)'는 집합적으로 감지 이미터 영역 및 감지 이미터 컨택을 지칭하는 반면, 용어 '메인 이미터(108)'는 집합적으로 메인 이미터 영역 및 메인 이미터 컨택을 지칭한다.
메인 IGBT(102)는 메인 IGBT(102) 및/또는 관련 회로들을 손상시킬 수 있는, 그의 정상 동작들 동안의 다양한 과전류 조건들에 취약할 수 있다. 감지 IGBT(110)는 적절한 조치들이 취해질 수 있도록 메인 전류에 대한 빠르고 정확한 전류 감지를 가능하게 하도록 설계될 수 있다. 예를 들어, 전술한 손상의 유형들을 최소화하거나 제거하기 위해, 검출된 과전류 조건에 응답하여 메인 전류가 신속히 턴 오프될 수 있다.
언급된 바와 같이, 예를 들어, (도 7 및 도 9에 추가로 예시되는) 전류 감지 저항기(113)가 감지 IGBT(110)의 감지 이미터(112)와 메인 이미터(108) 사이에 접속될 수 있으며, 따라서, 도 9와 관련하여 후술하는 바와 같이, 감지 전류는 그러한 감지 저항기(113)를 통해 측정될 수 있다. 전술한 바와 같이, 그리고 도 7 및 도 9와 관련하여 아래에 더 상세히 설명되고 예시되는 바와 같이, 감지 이미터(112)와 메인 이미터(108) 사이의 격리 영역을 갖는 것은 컬렉터(106)로부터 감지 IGBT(110) 및 메인 IGBT(102)를 통해 흐르는 전류의 전류 분할을 유발할 수 있다.
또한 전술한 바와 같이, 도 1의 회로는 다양한 유형의 ESD 관련 손상에 취약할 수 있다. ESD는 공지된 문제이기 때문에, 다수의 상이한 유형의 ESD 보호 스킴들이 IGBT 디바이스들에 대해 구현되었다. 많은 그러한 ESD 보호 스킴들은 UHV 응용들에 대해 불충분할 수 있는, 예를 들어 HBM < 2000V의 레벨들에서 ESD 보호를 제공하는 것으로 제한된다. 더욱이, 그러한 ESD 보호 스킴들은 일반적으로 메인 IGBT(102)에 대하여 구성된다.
그러나, 도 1의 회로가 산업용 모터 구동 응용들과 같은 특정 응용들에서 사용될 때, 도 1의 회로의 하부 디바이스 구조는 전술한 격리 구조들의 유형들을 포함할 수 있으며, 이는, 감지 저항기(113)의 포함과 함께, IGBT들(102, 110) 사이의 전류 분할을 유발할 수 있다. 감지 IGBT(110)는 메인 IGBT(102)보다 훨씬 더 작기 때문에, 감지 IGBT(110)는 또한 그러한 시나리오들에서 ESD 보호에 대한 필요성에 더 민감하다. 더욱이, 메인 IGBT(102)에 대해 제공될 수 있는 임의의 ESD 보호는 감지 IGBT(110)에 대한 ESD 보호를 제공할 수 없을 것이다.
결과적으로, 도 1에 도시된 바와 같이, 도 1에서 게이트(104)와 감지 이미터(112) 사이에 접속된 백투백 제너 다이오드들로서 구현된, 적어도 하나의 게이트-감지 제너 다이오드(들)(114)가 예시된다. 본 명세서에서 설명되고 예시된 바와 같이, 백투백 제너 다이오드들(114)은 게이트와 감지 이미터 사이에 접속되고, 정전기 방전(ESD) 이벤트 동안 게이트-감지 이미터 전압을 클램프하도록 구성된다. 따라서 백투백 게이트-감지 제너 다이오드들(114)은, 감지 이미터(112)와 이미터(108) 사이에 격리된 접합 전압들이 존재할 때에도, 도 1의 회로에 대한 높은 레벨의 ESD 보호를 제공한다. 더욱이, 예시된 바와 같이 백투백 제너 다이오드들(114)을 제공함으로써, 게이트(104)와 감지 이미터(112) 사이의 순방향 전류 흐름 및 역방향 전류 흐름 둘 모두에 대하여 ESD 보호가 제공된다.
도 1의 단순화된 예에서, 메인 절연 게이트 바이폴라 트랜지스터(IGBT)(102)는 메인 게이트, 메인 컬렉터, 및 메인 이미터를 갖고, 감지 IGBT(110)는 감지 게이트, 감지 컬렉터, 및 감지 이미터를 가지며, 이때 감지 게이트는 공통 게이트 컨택(104)에 의해 메인 게이트에 전기적으로 접속되고, 감지 컬렉터는 공통 컬렉터 컨택(106)에 의해 메인 컬렉터에 전기적으로 접속된다. 감지 저항기(113)는 감지 이미터와 메인 이미터 사이에 접속되며, 백투백 제너 다이오드들(114)은 감지 게이트와 감지 이미터 사이에 접속되고, 정전기 방전(ESD) 이벤트 동안 감지 게이트와 감지 이미터 사이의 전압을 클램프하도록 구성된다.
도 2a는 도 1의 회로의 예시적인 구현예의 평면도이다. 도 2a의 예에서, (도 1의 메인 IGBT(102)와 같은) 메인 IGBT의 이미터 영역(202)이 예시되고, 도 1의 이미터(108)에 대응한다. 메인 이미터 영역(202)은 게이트 패드(204)를 갖는 것으로서 예시되어 있으며, 이는 메인 이미터 영역(202)을 횡단하는 게이트 라인들 또는 게이트 트렌치들(도 2a에 도시되어 있지 않지만, 도 3 및 도 7 내지 도 9에 관하여 예시되고 설명됨)에 전기적으로 접속될 수 있다. 또한 도 2a에서, 감지 셀(206)은 감지 IGBT(110)에 대응한다.
도 2b는 도 1의 회로의 예시적인 구현예의 제2 평면도이다. 도 2b의 예에서, 감지 셀(206)은 감지 이미터(208) 및 감지 패드(210)를 더 잘 예시하기 위해 확대된다. 게이트-감지 제너 다이오드(212)는, 부분(214)의 확대도에 예시된 바와 같이, 게이트 컨택(216) 및 감지 컨택(218)이 그들 사이에 형성된 제너 다이오드(들)(212)(도 1의 제너 다이오드들(114)과 유사함)를 가질 수 있도록 형성된다. 구체적으로, 제너 다이오드(들)(212)는 예를 들어 도 2b에 n/p/n/p/n 구조(220)로서 예시된, 도핑된 반도체 재료의 교번하는 n/p 부분들을 사용하여 형성될 수 있다. 도 3 내지 도 7의 하기 논의로부터 인식될 수 있는 바와 같이, 그러한 제너 다이오드(들) 구조(220)는 도 1의 회로를 제조하기 위한 제조 프로세스에 쉽게 그리고/또는 많은 비용을 들이지 않고 통합될 수 있다.
예를 들어, 도 3은 도 1의 회로를 제조하기 위한 예시적인 제조 프로세스를 예시하는 흐름도(300)이다. 아래에 설명되고 예시된 바와 같이, 도 4 내지 도 7은 라인 B-B'을 따라 취해진 도 2b의 단면도들이다. 도 4 내지 도 6은 도 3의 예의 대응하는 처리 단계들(302 내지 310)의 예시적인 구현예들을 예시한다. 특히, 도 4는 도 3의 블록들(302 내지 306)에 대체로 대응한다. 도 5는 도 3의 동작(308)에 대체로 대응한다. 도 6은 도 3의 동작(310)에 대체로 대응한다. 도 6뿐만 아니라 도 7은 도 3의 예시적인 흐름도에 명시적으로 포함되지 않은 원하는 전기 컨택들 및 다른 특징들을 형성하기 위한 추가적인 예시적인 처리 동작들로부터 기인하는 추가의 예시적인 태양들을 예시한다.
도 4에 도시된 바와 같이, 버퍼 층(404)을 포함해, 에피택셜 층(406)이 기판(402) 상에 형성된다(도 3에 블록(302)에 도시된 대응하는 방법 단계). 몇몇 구현예들에서, 버퍼 층은 배제될 수 있다.
이어서, 도 4 내지 도 7에 도시된 바와 같은 도핑된 접합들(408, 410, 412)(예를 들어, p-도핑된 접합들)이 예를 들어 접합 종단 확장(JTE) 영역들로서 형성될 수 있다(도 3에 블록(304)에 도시된 대응하는 방법 단계). 후술하는 바와 같이, JTE 영역들(408, 410, 412)은 이미터 영역들을 정의한다. 보다 구체적으로, 그러한 JTE들(408, 410, 412)은 예를 들어 표면 장 강도들을 감소시키는 데, 그리고 (외부 장들로부터의 차폐를 포함해) 활성 디바이스 영역들을 둘러싸고 보호하는 데 사용된다. 몇몇 구현예들에서, 도 2a 및 도 2b의 평면도는 JTE들(408, 410)이 감지 이미터 영역(208)(도 4에 도시되지 않지만, 도 6 및 도 7의 예들에 감지 이미터 영역(608)으로서 예시됨)을 둘러싸는 링 형성 JTE를 정의할 수 있음을 보여준다.
도 4에 도시된 바와 같이, 이어서 폴리실리콘 층(416)이 절연 층(414) 상에 퇴적될 수 있다(도 3에 블록(306)에 도시된 대응하는 방법 단계). 아래에서 논의될 바와 같이, 폴리실리콘 층(416)은 백투백 제너 다이오드들의 형성을 위해 사용될 수 있다.
도 5에 도시된 바와 같이, 폴리실리콘 층(502)을 형성하기 위해 폴리실리콘 층(416) 내의 제1 전도성 유형의 주입(예를 들어, P+ 주입)이 수행될 수 있으며(도 3에 블록(308)에 도시된 대응하는 방법 단계), 이는 본 명세서에 설명된 바와 같은 백투백 제너 다이오드들의 애노드 영역을 제공한다.
백투백 제너 다이오드들(611)을 형성하기 위해 도 5의 도핑된 폴리실리콘 층(502) 내에 제2 전도성 유형의 주입이 수행될 수 있다(도 3에 블록(310)에 도시된 대응하는 방법 단계). 도시된 바와 같이, 백투백 제너 다이오드들(611)은 하부 JTE(412)의 적어도 일부 위의 절연 층(414) 상에 형성된 교번하는 (캐소드를 형성하는) n 영역들(612)과 (애노드를 형성하는) p 영역들(614)에 의해 정의된다.
도 6에 또한 도시된 바와 같이, 이미터 영역(606)뿐만 아니라 감지 이미터 영역(608)을 형성하기 위해 p-웰들이 포함될 수 있다. 게이트 트렌치들(603)이 형성되고, 그 안에 대응하는 게이트 산화물들(604) 및 게이트 폴리실리콘(602)이 형성될 수 있다. 도 6에 또한 예시된 바와 같이, 따라서 격리 영역(610)이 JTE(408)와 JTE(410) 사이에 정의되며, 이는 메인 이미터 영역(606)을 감지 이미터 영역(608)으로부터 격리시킨다. 즉, 도시된 바와 같이, 용어 '메인 이미터 영역'은 격리 영역(610)의 메인 이미터 측의 트렌치들(603) 내의 메인 게이트(들)(602/604)가 사이에 산재된 다양한 p-웰들(606)을 지칭하는 반면, 용어 '감지 이미터 영역'은 격리 영역(610)의 감지 이미터 측의 트렌치들(603) 내의 감지 게이트들(602/604)이 사이에 산재된 p-웰들(608)을 지칭한다.
도 7에서, 컨택 영역 형성은 격리 영역(610) 위에 BPSG(Borophosphosilicate glass) 층(710)을 포함하여, BPSG 층들(710, 712)을 형성하는 것을 포함할 수 있다. 몇몇 구현예들에서, 층들(710, 712)은 상이한 유형의 절연 또는 유전체 재료일 수 있다. 게이트 컨택(706) 및 이미터 컨택(702, 704)이 또한 포함될 수 있다.
또한 도 7에, 감지 이미터 (컨택)(704)와 메인 이미터 (컨택)(702) 사이의 예시적인 전기 접속을 보여주고, 예를 들어 도 1과 관련하여 전술한 전류 (감지) 검출의 유형을 가능하게 하는 외부 감지 저항기(714)가 예시되어 있다. 전술한 바와 같이, 본 명세서에 설명된 고전압(예를 들어, 모터 구동) 응용들의 유형들에서 감지 저항기(714)를 추가할 수 있기 위해, 격리 영역(610)을 사용하여 감지 이미터 및 메인 이미터 영역들을 분리하거나 격리시키는 것이 바람직하다.
도 8은 본 명세서에 설명된 백투백 제너 다이오드 보호 스킴에 의해 제공되는 예시적인 과전압 보호를 예시하는 그래프이다. 도 8에 도시된 바와 같이, 게이트-감지 과전압 조건은, 원치 않는 그리고 손상을 주는 게이트-감지 전류 흐름을 허용함이 없이, 예를 들어 약 8 ㎸의 범위를 포함해, 넓은 범위의 전압들에 걸쳐 발생할 수 있다.
도 9는 도 1 내지 도 7의 구현예들에 대한 예시적인 사용 사례를 예시하는 회로도이다. 도 9에서, 제어 칩(902)은 본 명세서에서 상세히 설명되지 않은 복수의 입력/제어 전압 핀(903)(예를 들어, 입력들(IN1, IN2, IN3), 레일 전압들(VDD 및 VSS))뿐만 아니라, 3개의 출력 핀(904)을 포함한다. 또한, 핀(906)은, 후술하는 바와 같이, 과전류 조건의 검출 시에 칩(902)의 동작들을 중단시키는 데 사용될 수 있는 과전류 검출 및 셧다운 핀이다.
도 9에서, 트랜지스터(908)는, 또한 아래에 더 상세히 설명되는 바와 같이, 도 1의 구현예의 예를 예시하며, 션트 저항기(910)에 접속된다. 트랜지스터(912)가 유사하게 션트 저항기(914)에 접속되고, 트랜지스터(916)가 유사하게 션트 저항기(918)에 접속된다. 도 9의 회로는 3상 전류 감지를 위해 사용될 수 있지만, 도 9의 추가 논의는 트랜지스터(908) 및 션트 저항기(910)를 사용하여 발생할 수 있는 단상 전류 감지로 제한된다. 즉, 트랜지스터들(912 및 914)이 오프인 동안 트랜지스터(908)가 온인 것으로 가정되고, 따라서 전압 강하가 션트 저항기(910) 및 감지 저항기(920)에 걸쳐 발생하며, 여기서 감지 저항기(920)는 도 1의 감지 저항기(113) 및 도 7의 감지 저항기(714)에 대응한다.
트랜지스터(908)에서, 감지 이미터(922)가 백투백 제너 다이오드(923)에 의해 게이트(924)에 접속된다. 도시된 바와 같이, 따라서 감지 저항기(920)는, 도 1 및 도 7과 관련하여 전술한 바와 같이, 감지 이미터(922)와 메인 이미터(925) 사이에 접속된다. 추가로 예시된 바와 같이, 션트 저항기(910) 및 감지 저항기(920) 둘 모두는 접지 단자(926)에 접속된다.
따라서, RC(저항기-커패시터) 필터(928)를 사용하여 CIN 핀(906)에서 검출되는 바와 같은, 감지 저항기(920)를 통한 감지 전류가 과전류 조건을 검출하는 데 사용될 수 있으며, 따라서 모든 트랜지스터들(908, 912, 916)이 셧다운될 수 있다. 달리 말하면, 감지 저항기(920)에서의 전압 강하가 RC 필터 회로(928)를 사용하여 CIN(906)에 전달된다.
다양한 예시적인 구현예들에서, 반도체 트랜지스터 디바이스가 메인 게이트, 메인 컬렉터, 및 메인 이미터를 갖는 메인 절연 게이트 바이폴라 트랜지스터(IGBT)를 포함할 수 있다. 반도체 트랜지스터 디바이스는 감지 게이트, 감지 컬렉터, 및 감지 이미터를 갖는 감지 IGBT를 포함할 수 있으며, 감지 게이트는 메인 게이트에 전기적으로 접속되고, 감지 컬렉터는 메인 컬렉터에 전기적으로 접속되고, 감지 저항기가 감지 이미터와 메인 이미터 사이에 접속된다. 반도체 트랜지스터 디바이스는 감지 게이트와 감지 이미터 사이에 접속되고 정전기 방전(ESD) 이벤트 동안 감지 게이트와 감지 이미터 사이의 전압을 클램프하도록 구성된 백투백 제너 다이오드들을 포함할 수 있다.
백투백 제너 다이오드들은 감지 게이트의 게이트 컨택과 감지 이미터의 감지 이미터 컨택 사이에 접속된 교번하는 n-도핑된 영역과 p-도핑된 영역을 사용하여 형성될 수 있다. 교번하는 n-도핑된 영역과 p-도핑된 영역은 적어도 2개의 n-도핑된 영역 및 적어도 2개의 p-도핑된 영역을 포함할 수 있다. 감지 저항기를 통한 감지 전류는 메인 이미터를 통한 메인 전류에 비례할 수 있다.
메인 이미터는 기판 상에 형성된 에피택셜 층에 형성되고 적어도 제1 접합 종단 확장(JTE)에 의해 격리된 메인 이미터 영역을 포함할 수 있다. 제1 복수의 게이트 트렌치가 메인 이미터 영역에 형성될 수 있고, 메인 게이트의 적어도 일부를 형성할 수 있다. 감지 이미터 영역이 에피택셜 층에 형성되고 적어도 제2 JTE에 의해 격리될 수 있으며, 에피택셜 층은 적어도 2개의 JTE 사이의 전기적으로 격리된 영역을 포함할 수 있다.
제2 JTE는 감지 이미터 영역을 둘러싸는 링 형성으로 형성될 수 있다. 백투백 제너 다이오드들은 적어도 제2 JTE의 일부 위의 절연 층 상에 형성된 폴리실리콘 층에 형성될 수 있다. 제2 복수의 게이트 트렌치는 감지 이미터 영역에 형성될 수 있고, 감지 게이트의 적어도 일부를 형성할 수 있다.
다양한 추가적인 또는 대안적인 구현예들에서, 반도체 트랜지스터 디바이스가 기판, 기판 상에 형성된 에피택셜 층, 및 에피택셜 층에 형성되고 적어도 제1 접합 종단 확장(JTE)에 의해 격리된 메인 이미터 영역을 포함할 수 있으며, 메인 이미터 영역은 메인 절연 게이트 바이폴라 트랜지스터(IGBT)의 메인 이미터를 형성한다. 반도체 트랜지스터 디바이스는 메인 이미터 영역에 형성되고 메인 IGBT의 메인 게이트를 형성하는 제1 복수의 게이트 트렌치, 및 에피택셜 층에 형성되고 적어도 제2 JTE에 의해 격리된 감지 이미터 영역을 추가로 포함할 수 있으며, 감지 이미터 영역은 감지 IGBT의 감지 이미터를 형성한다. 반도체 트랜지스터 디바이스는 감지 이미터 영역에 형성되고 감지 IGBT의 감지 게이트를 형성하고 메인 IGBT의 메인 게이트에 전기적으로 접속된 제2 복수의 게이트 트렌치, 및 백투백 제너 다이오드들을 형성하고 메인 게이트 및 감지 게이트에 공통인 게이트 컨택과 감지 이미터의 감지 이미터 컨택 사이에 접속된 교번하는 n-도핑된 영역과 p-도핑된 영역을 갖는 폴리실리콘 층을 추가로 포함할 수 있다.
감지 IGBT는 메인 IGBT를 통한 전류 흐름의 전류 감지를 제공하도록 구성될 수 있다. 전류 감지는 메인 이미터와 감지 이미터 사이에 접속된 감지 저항기를 사용하여 제공될 수 있다. 적어도 제2 JTE는 감지 이미터 영역을 둘러싸는 링 구성으로 형성될 수 있다.
교번하는 n-도핑된 영역과 p-도핑된 영역은 적어도 2개의 n-도핑된 영역 및 적어도 2개의 p-도핑된 영역을 포함할 수 있다. 에피택셜 층은 적어도 제1 JTE와 적어도 제2 JTE 사이의 전기적으로 격리된 영역을 포함할 수 있다. 백투백 제너 다이오드들은 적어도 제2 JTE의 적어도 일부 위의 절연 층 상에 형성될 수 있다.
상기의 설명에서, 층, 영역, 기판, 또는 컴포넌트와 같은 요소가 다른 요소 위에 있거나, 그에 접속되거나, 그에 전기적으로 접속되거나, 그에 연결되거나, 그에 전기적으로 연결되는 것으로 지칭될 때, 그것은 직접적으로 다른 요소 위에 있거나, 그에 접속 또는 연결될 수 있거나, 하나 이상의 개재하는 요소가 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 요소가 직접적으로 다른 요소 또는 층 위에 있거나, 직접적으로 그에 접속되거나 직접적으로 그에 연결되는 것으로 지칭될 때, 개재하는 요소들 또는 층들이 존재하지 않는다. 용어 '직접적으로 위에 있는', '직접적으로 접속된', 또는 '직접적으로 연결된'은 상세한 설명 전체에 걸쳐 사용되지 않을 수 있지만, 직접적으로 위에 있는, 직접적으로 접속된, 또는 직접적으로 연결된 것으로 도시된 요소들은 그와 같이 언급될 수 있다. 만약에 있다면, 본 출원의 청구범위는 명세서에 설명되거나 도면에 도시된 예시적인 관계들을 열거하도록 보정될 수 있다.
명세서 및 청구범위에서 사용되는 바와 같이, 단수 형태는, 문맥의 관점에서 특정 경우를 명확하게 지시하지 않는 한, 복수 형태를 포함할 수 있다. 공간적으로 상대적인 용어들(예를 들어, 위에, 위쪽에, 상부, 아래에, 밑에, 아래쪽에, 하부 등)은 도면에 도시된 배향에 더하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 몇몇 구현예들에서, 상대적인 용어 '위쪽에' 및 '아래쪽'에는 각각 '수직으로 위쪽에' 및 '수직으로 아래쪽에'를 포함할 수 있다. 몇몇 구현예들에서, 용어 '인접한'은 '측방향으로 인접한' 또는 '수평으로 인접한'을 포함할 수 있다.
몇몇 구현예들은 다양한 반도체 처리 및/또는 패키징 기술을 이용하여 구현될 수 있다. 몇몇 구현예들은, 예를 들어 규소(Si), 갈륨 비소(GaAs), 질화 갈륨(GaN), 탄화 규소(SiC) 등등을 포함하지만 이로 제한되지 않는 반도체 기판들과 관련된 다양한 유형의 반도체 처리 기술을 이용하여 구현될 수 있다.
설명된 구현예의 소정 특징이 본 명세서에 설명된 바와 같이 예시되었지만, 이제 많은 수정, 대체, 변경 및 등가물이 당업자에게 떠오를 것이다. 따라서, 첨부된 청구범위는 구현예들의 범주에 속하는 모든 그러한 수정 및 변경을 포함하도록 의도된다는 것이 이해되어야 한다. 그것은 제한이 아니라 단지 예로서 제시되었으며, 형태 및 세부 사항에 있어서의 다양한 변경이 이루어질 수 있다는 것이 이해되어야 한다. 본 명세서에 설명된 장치 및/또는 방법의 임의의 부분은, 상호 배타적인 조합을 제외하고는, 임의의 조합으로 조합될 수 있다. 본 명세서에 설명된 구현예들은 설명된 상이한 구현예들의 기능들, 컴포넌트들 및/또는 특징들의 다양한 조합 및/또는 서브 조합을 포함할 수 있다.

Claims (8)

  1. 반도체 트랜지스터 디바이스로서,
    메인 게이트, 메인 컬렉터, 및 메인 이미터를 갖는 메인 절연 게이트 바이폴라 트랜지스터(IGBT);
    감지 게이트, 감지 컬렉터, 및 감지 이미터를 갖는 감지 IGBT - 상기 감지 게이트는 상기 메인 게이트에 전기적으로 접속되고, 상기 감지 컬렉터는 상기 메인 컬렉터에 전기적으로 접속됨 -;
    상기 감지 이미터와 상기 메인 이미터 사이에 접속된 감지 저항기; 및
    상기 감지 게이트와 상기 감지 이미터 사이에 접속되고, 정전기 방전(ESD) 이벤트 동안 상기 감지 게이트와 상기 감지 이미터 사이의 전압을 클램프하도록 구성된 백투백 제너 다이오드들을 포함하고,
    상기 메인 이미터는 기판 상에 형성되고 제1 접합 종단 확장(junction termination extension, JTE)에 의해 격리된 메인 이미터 영역을 포함하고,
    감지 이미터 영역은 에피텍셜 층에 형성되고, 상기 감지 이미터 영역을 둘러싸는 제1 링 형성으로 형성된 제2 JTE에 의해 격리되고, 상기 에피텍셜 층은 상기 제1 JTE 및 상기 제2 JTE 사이에 전기적으로 격리된 영역을 포함하며,
    상기 백투백 제너 다이오드들은 상기 제2 JTE의 적어도 일부 위의 절연 층 상에 형성된 폴리실리콘 층에 제2 링 형성으로 형성되는,
    반도체 트랜지스터 디바이스.
  2. 제1항에 있어서,
    상기 백투백 제너 다이오드들은 상기 감지 게이트의 게이트 컨택과 상기 감지 이미터의 감지 이미터 컨택 사이에 접속된 교번하는 n-도핑된 영역과 p-도핑된 영역을 사용하여 형성되는,
    반도체 트랜지스터 디바이스.
  3. 제1항에 있어서,
    상기 메인 이미터 영역에 형성되고 상기 메인 게이트의 적어도 일부를 형성하는 제1 복수의 게이트 트렌치들
    을 추가로 포함하는, 반도체 트랜지스터 디바이스.
  4. 반도체 트랜지스터 디바이스로서,
    기판;
    상기 기판 상에 형성되고 제1 접합 종단 확장(JTE)에 의해 격리된 메인 이미터 영역 - 상기 메인 이미터 영역은 메인 절연 게이트 바이폴라 트랜지스터(IGBT)의 메인 이미터를 형성함 -;
    상기 메인 이미터 영역에 형성되고 상기 메인 IGBT의 메인 게이트를 형성하는 제1 복수의 게이트 트렌치들;
    에피텍셜 층에 형성되고 제2 JTE에 의해 격리된 감지 이미터 영역 - 상기 감지 이미터 영역은 감지 IGBT의 감지 이미터를 형성함 -;
    상기 감지 이미터 영역에 형성되고 상기 감지 IGBT의 감지 게이트를 형성하며, 상기 메인 IGBT의 상기 메인 게이트에 전기적으로 접속된 제2 복수의 게이트 트렌치들; 및
    백투백 제너 다이오드들을 형성하고, 상기 메인 게이트 및 상기 감지 게이트에 공통인 게이트 컨택과 상기 감지 이미터의 감지 이미터 컨택 사이에 접속된 교번하는 n-도핑된 영역과 p-도핑된 영역을 갖는 폴리실리콘 층을 포함하고,
    상기 감지 이미터 영역은 상기 감지 이미터 영역을 둘러싸는 제1 링 형성으로 형성된 제2 JTE에 의해 격리되고, 상기 에피텍셜 층은 상기 제1 JTE 및 상기 제2 JTE 사이에 전기적으로 격리된 영역을 포함하고, 그리고
    상기 백투백 제너 다이오드들은 상기 제2 JTE의 적어도 일부 위의 절연 층 상에 형성된 폴리실리콘 층에 제2 링 형성으로 형성되는,
    반도체 트랜지스터 디바이스.
  5. 제4항에 있어서,
    상기 교번하는 n-도핑된 영역과 p-도핑된 영역은 적어도 2개의 n-도핑된 영역과 적어도 2개의 p-도핑된 영역을 포함하는, 반도체 트랜지스터 디바이스.
  6. 반도체 트랜지스터 디바이스를 제조하는 방법으로서,
    기판을 형성하는 단계;
    상기 기판 상에 에피텍셜 층을 형성하는 단계;
    상기 에피텍셜 층에 형성되고 적어도 제1 접합 종단 확장(JTE)에 의해 격리된 메인 이미터 영역을 형성하는 단계 - 상기 메인 이미터 영역은 메인 절연 게이트 바이폴라 트랜지스터(IGBT)의 메인 이미터를 형성함 -;
    상기 메인 이미터 영역에 형성되고 상기 메인 IGBT의 메인 게이트를 형성하는 제1 복수의 게이트 트렌치들을 형성하는 단계;
    상기 에피텍셜 층에 형성되고 적어도 제2 JTE에 의해 격리된 감지 이미터 영역을 형성하는 단계 - 상기 감지 이미터 영역은 감지 IGBT의 감지 이미터를 형성함 -;
    상기 감지 이미터 영역에 형성되고 상기 감지 IGBT의 감지 게이트를 형성하며, 상기 메인 IGBT의 상기 메인 게이트에 전기적으로 접속된 제2 복수의 게이트 트렌치들을 형성하는 단계; 및
    백투백 제너 다이오드들을 형성하고, 상기 메인 게이트 및 상기 감지 게이트에 공통인 게이트 컨택과 상기 감지 이미터의 감지 이미터 컨택 사이에 접속된 교번하는 n-도핑된 영역과 p-도핑된 영역을 갖는 폴리실리콘 층을 형성하는 단계를 포함하는, 방법.
  7. 제6항에 있어서,
    적어도 상기 제2 JTE는 상기 감지 이미터 영역을 둘러싸는 링 구성으로 형성되는, 방법.
  8. 제6항에 있어서,
    상기 폴리실리콘 층에 그리고 적어도 상기 제2 JTE의 적어도 일부 위의 절연 층 상에 상기 백투백 제너 다이오드들을 형성하는 단계를 더 포함하는, 방법.
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