KR20150087410A - 고전압 i/o 정-전기 방전 보호를 위한 장치 및 방법 - Google Patents

고전압 i/o 정-전기 방전 보호를 위한 장치 및 방법 Download PDF

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스베토슬라브 라도슬라보브 구에오르구이에브
츨라우스 에르드만 푸르스트
토레 세이르 요에르겐센
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노우레스 일렉트로닉스, 엘엘시
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Abstract

전자 칩은 전하 펌프 및 적어도 하나의 고전압(HV) 정-전기 방전(ESD) 모듈을 포함한다. 상기 전하 펌프는 설정 전압을 마이크로폰 양단에 제공하도록 구성된다. 본원에 기술된 장치들은 표준 저전압 CMOS 공정에서 구현되며, (전원이 꺼질 때) 내재하는(inherent) ESD 보호 레벨을 제공하는 회로 토폴로지를 가진다. 상기 ESD 보호 레벨은 가동상의 (설정) DC 레벨보다 높다. 적어도 하나의 고전압(HV) 정-전기 방전(ESD) 모듈은 상기 전하 펌프의 출력에 연결된다. 상기 HV ESD 모듈은 상기 칩에 연결된 미세전자기계시스템(MEMS) 마이크로폰과 전하 펌프에게 ESD 보호를 제공하도록 구성된다. 상기 적어도 하나의 HV ESD 모듈은 적어도 하나의 고전압 NWELL/DNWELL 영역을 가지는 다수의 PMOS 또는 NMOS 트랜지스터들을 포함하며, 상기 고전압 NWELL/DNWELL 영역은 상기 PMOS 또는 NMOS 트랜지스터들 중 선택된 트랜지스터들 내에 형성된다. 상기 적어도 하나의 고전압 NWELL/DNWELL 영역은 저전압 공정이 상기 칩을 구성하는데 사용되도록 하기에 충분한, 또한 상기 HV ESD 모듈이 상기 칩에게 ESD 보호를 제공하도록 하기에 충분한, 항복 전압을 가진다.

Description

고전압 I/O 정-전기 방전 보호를 위한 장치 및 방법 {Apparatus and method for high voltage I/O electro-static discharge protection}
관련된 출원에 대한 상호 참조
본 출원은 35 U.S.C § 119(e) 하에서, 2012년 12월 19일자로 제출된 미국 임시 출원 제 61/739284호 "Apparatus and method for high voltage I/O electrostatic discharge protection in standard low voltage CMOS process"에 대한 우선권을 함유하며, 그 임시출원의 전체 내용이 본원에 참고로 편입된다.
발명의 기술분야
본 발명은 마이크로폰 회로들에서, 고전압 I/O의 정전기 방전(ESD) 보호에 관한 것이다.
콘덴서 마이크로폰은 널리 사용되는 마이크로폰의 일종이다. 일부 관점들에서, 콘덴서 마이크로폰은 들어오는(incoming) 음파의 압력에 의해 정전용량(capacitive) 값이 변조되는 가변 캐패시터로 간주될 수 있다. 이러한 관점에서, 캐패시터 플레이트들 중 하나는 고정되는 반면, 다른 하나는 움직일 수 있다(즉, 움직이는 진동판(diaphragm) 구성요소). 음파는 상기 플레이트들 사이의 거리를 변화시키고, 대표적인 캐패시터의 캐패시턴스(C)를 각각 변화시킨다.
마이크로전기기계 시스템(microelectromechanical system : MEMS) 마이크로폰은 어떤 면에서는 콘덴서 마이크로폰의 변형이며, 실리콘 미세제조(micro-fabrication) 기술들을 사용함으로써 생성된다. 종래의 마이크로폰과 비교하여 볼 때, 상기 MEMS 마이크로폰은 감소된 크기, 더 낮은 온도 계수, 그리고 역학적 쇼크들에 대해 더 높은 면역성과 같은 여러 가지 장점들을 가지고 있다. 게다가, 상기 MEMS 마이크로폰은 장치들의 대량 생산에 매우 적합하고 이로운 리소그래피 공정들의 이점을 가진다.
그러한 마이크로폰들로부터 유용한 전기적 신호를 얻기 위한 한 가지 접근법은, 상기 캐패시터 상에 일정한 전하(Q)를 유지하는 것이다. 상기 캐패시터의 양단 전압은 다음의 식에 따라 상기 들어오는 음파 압력에 반비례하여 변화하게 될 것이다 : V=Q/C, 결과적으로 dV=-VdC/C. 실제로, 기계적 및 선형성 고려들 때문에, dC/C는 상대적으로 작다. 충분한 민감도(sensitivity)를 얻기 위해서, 캐패시터 양단에 높은 DC 전압(V)이 필요하다.
금속 산화물 반도체(MOS) 장치들은 정-전기 방전(ESD) 손상에 상당히 민감하다. 트랜지스터들의 게이트 산화물이 오직 몇 나노미터 두께밖에 되지 않기 때문에, 이 문제는 특히 Deep 서브마이크론(submicron) CMOS(complementary metal oxide semiconductor) 공정들에서 현저하다. 칩들을 보호하기 위해, 입력들 및 출력들은 종종 전용(dedicated) ESD 보호 회로가 구비되어 있다. 불행하게도, 이러한 회로를 사용하여 ESD 방전 문제를 해결하려던 종전의 시도들은 결점들을 가지며, 그러한 문제를 충분히 다루는데 실패하였다.
본 발명이 해결하고자 하는 일 과제는, 이러한 결점들을 극복할 수 있는 정전기 방전 보호 장치 및 방법을 제공하는 것이다.
본 개시서의 더욱 완전한 이해를 위해, 이하에서는 구체적인 설명 및 첨부 도면들이 참조될 것이다.
도 1은 본 발명의 다양한 실시 예들에 따른, ESD 보호를 갖춘 MEMS 마이크로폰 인터페이스 전자장치의 계통도이다.
도 2는 본 발명의 다양한 실시 예들에 따른, 고전압(HV) ESD 전력 레일 클램프(rail clamp) 장치의 계통도이다.
도 3은 본 발명의 다양한 실시 예들에 따른, 고전압 ESD 전력 레일 클램프 장치에 사용되는, CMOS 공정에서의 트랜지스터의 다이어그램이다.
도 4는 본 발명의 다양한 실시 예들에 따른, 고전압 ESD 전력 레일 클램프를 사용하는 시스템의 블록선도이다.
도 5a, 도 5b 및 도 5c는 본 발명의 다양한 실시 예들에 따른, 고전압 ESD 전력 레일 클램프들의 전기적 다이어그램들을 포함한다.
도 6은 본 발명의 다양한 실시 예들에 따른, 고전압 ESD 전력 레일 클램프 장치에 사용되는 트랜지스터의 NWELL 주위의 기판 블로킹(blocking) 도핑을 가진 CMOS 웨이퍼의 단면이다.
도 7은 본 발명의 다양한 실시 예들에 따른 CMOS 웨이퍼의 단면이며, 그 구조는 고전압 ESD 전력 레일 클램프 장치에 사용된다.
도 8은 본 발명의 다양한 실시 예들에 따른, 애벌런치항복 스냅백(snapback) 작동에 사용되는 트랜지스터를 도시한다.
당업자들은 상기 도면들의 구성요소(element)들이 단순성과 명확성을 위해 도시된 것임을 이해할 것이다. 더욱이 당업자라면 특정 행위들 및/또는 단계들이 특정한 발생 순서로 기재되거나 도시될 수 있음을 이해하겠지만, 당업자라면 시퀀스에 대한 그러한 특정성이 실제로 필요하지 않음을 이해할 것이다. 또한 당업자라면 본원에서 사용된 용어들 및 표현들의 특정한 의미들이, 본원에 특별히 언급되어 있는 경우를 제외하고, 상기 용어들 및 표현들에 해당하는 개별적인 고찰 및 연구 분야들에 대한 그러한 용어들 및 표현들에 부합되는 통상적 의미를 지닌다는 점을 이해할 것이다.
전하 펌프 출력(charge pump output)과 사용될, 또는 상기 전하 펌프 출력에서 사용될, 고전압 ESD 전력-레일 클램프에 대한 접근법들이 본원에 제공된다. MEMS 마이크로폰의 고전압 단자(terminal)를 위한 ESD 보호 접근법들은 표준 저전압 CMOS 공정으로 구현될 수 있다. 본원에 사용되는 "공정"은, 구축 프로세스(construction process)를 의미한다.
본원의 접근법들의 일부 양상들에서, 전하 펌프의 출력은 높은 ESD 전압들을 견딜 수 있다. 결과적으로, 고전압 ESD 전력 레일 클램프들은 스택형(stacked) 표준 저전압 트랜지스터들로 구현될 수 있다. 일실시 예에서, 상기 고전압 ESD 전력 레일 클램프들의 고전압 작동은, 상기 고전압 ESD 전력 레일 클램프들을 구성하기 위해 사용되는 PMOS 및 NMOS 트랜지스터들의 고전압 NWELL/DNWELL 영역들을 형성함으로써 달성된다. 이러한 방식으로, 표준 0.18 CMOSS 공정에서 NWELL/DNWELL의 기판 항복 전압은 약 10 V에서부터 45 V까지 증가된다. 그 결과, 이러한 장치들을 구성하기 위한 고가의 고전압 공정에 대한 필요성이 제거된다. 또한 상기 고전압 ESD 전력 레일 클램프는, 누설 전류 소요(requirement)를 감당하기 위해 , 전하 펌프 필터의 출력으로부터 상기 전하 펌프의 출력으로 이동될 수 있다.
다른 양상들에서, 본원에 기술된 ESD 보호 접근법들은, 고전압 LDMOS(laterally diffused MOS) 트랜지스터를 사용한다. 이러한 장치들에서, 고전압 작동은 상기 트랜지스터의 드레인(drain) 단자에서 고전압 NWELL을 형성함으로써 달성된다. 이러한 방식으로, 표준 0.18 CMOS 공정에서, 드레인-소스 (기판) 항복 전압은 약 10V 에서 45 V로 증가된다. 따라서 이러한 접근법에서도 고가의 고전압 공정에 대한 필요성이 제거된다.
마이크로폰 인터페이스 전자 장치들의 사이즈, 단가, 그리고 소비전력을 줄이기 위해, 단일 칩 상에 장치를 집적하거나 배치하는 것이 유리하다. 상기 목적을 위해, 일반적으로 CMOS 공정이, 그것의 낮은 단가와, 매우 높은 입력 임피던스를 갖는 트랜지스터들의 가용성 때문에, 선택된다. 뿐만 아니라, 또한 이 공정은 상대적으로 큰 디지털 코어를 가진 칩 상에 시스템을 위해 일반적으로 선택되는 공정이다.
이러한 많은 실시 예들에서, 전자 칩은 전하 펌프 및 적어도 하나의 고전압(HV) 정-전기 방전(ESD) 모듈을 포함한다. 상기 전하 펌프는 설정 전압(predetermined voltage)을 마이크로폰 양단에 제공하도록 구성된다. 본원에 기술된 장치들은 표준 저전압 CMOS 공정으로 구현되며, (전원이 꺼질 때) 내재하는(inherent) ESD 보호 레벨을 제공하는 회로 토폴로지(topology)를 가진다. 상기 ESD 보호 레벨은 가동상의 (설정) DC 레벨보다 높다. 적어도 하나의 고전압(HV) 정-전기 방전(ESD) 모듈은 상기 전하 펌프의 출력에 연결된다. 상기 HV ESD 모듈은 상기 칩에 연결된 미세전자기계시스템(MEMS) 마이크로폰과 전하 펌프에게 ESD 보호를 제공하도록 구성된다. 상기 적어도 하나의 HV ESD 모듈은 적어도 하나의 고전압 NWELL/DNWELL 영역을 가지는 다수의 PMOS 또는 NMOS 트랜지스터들을 포함하며, 상기 고전압 NWELL/DNWELL 영역은 상기 PMOS 또는 NMOS 트랜지스터들 중 선택된 트랜지스터들 내에 형성된다. 상기 적어도 하나의 고전압 NWELL/DNWELL 영역은 저전압 공정이 상기 칩을 구성하는데 사용되도록 하기에 충분한, 또한 상기 HV ESD 모듈이 상기 칩에게 ESD 보호를 제공하도록 하기에 충분한, 항복 전압을 가진다.
이제 도 1을 참조하면, 정-전기 방전(ESD)을 방지하기 위한 시스템의 일례가 도시된다. 칩(102)은 전하 펌프(104), 고전압(HV) ESD 전력 레일 클램프 모듈(106), ESD 전력 레일 클램프 모듈(112), 제1 ESD 보호 모듈(108), 제2 ESD 보호 모듈(110), 바이어스(bias) 저항(114), 그리고 증폭기(116)를 포함한다. 마이크로폰(118)이 상기 칩(102)에 연결된다. 상기 ESD 전력 레일 클램프 모듈(112)은 종래의 저전압(예를 들어, 3 V) 모듈이다.
V가 상기 펌프(104)의 출력에서의 전압이며, 그리고 C가 상기 마이크로폰(108)의 캐패시턴스일 때, 상기 마이크로폰(118)은 전압의 변화 dV=-VdC/C를 야기한다. 상기 전하 펌프(104)는 상기 마이크로폰 양단에 충분히 높은 전압(V)을 제공한다. 일 양상에서, 상기 전하 펌프는 : 2012년 8월 28일자로 출원된 미국 특허 출원 제13/596,229호, 발명자 Svetoslav Gueorguiev의 "마이크로폰용 고전압 배율기 및 제조방법(High voltage multiplier for a microphone and method of manufacture)"에 기술된 것과 동일하고, 그와 동일한 원리들에 따라 구성된다. 또한 상기 특허 출원의 전체 내용은 본원에 참고로 편입된다. 예를 들어, 출원 제13/596,229호의 도 4에 관해 기술된 장치가 사용될 수 있다. 다른 예시들도 가능하다. 상기 마이크로폰(118)은 진동판, 백 플레이트(back plate), 그리고 일반적으로 MEMS 마이크로폰들에 관련된 다른 모든 요소들을 포함하는, 모든 MEMS 마이크로폰일 수 있다.
상기 HV ESD 전력 레일 클램프 모듈(106) 및 상기 ESD 전력 레일 클램프 모듈(112)은 상기 칩 상의 다른 요소들 및 상기 마이크로폰(118)에게 ESD 보호를 제공한다. 더 구체적으로, 고전압 NWELL 영역을 가진 (본원의 다른 곳에 기술된) LDMOS 트랜지스터 토폴로지의 사용은 표준 저전압 CMOS 공정에서 고전압 ESD 전력 레일 클램프 모듈(106)에게 고전압 트랜지스터를 제공한다. 유리하게는, 본원에 기술된 접근법들은 본원에 기술된 칩들 상에서 ESD를 제어하도록 요구되는 상기 고전압 ESD 전력 레일 클램프들을 제공한다.
상기 제1 ESD 보호 모듈(108) 및 상기 제2 ESD 보호 모듈(110)은 상기 시스템을 위해 ESD 보호를 제공한다. 상기 바이어스 저항(114)은 높은 값을 가져서, 상기 바이어스 전압에 대하여는 저역 통과 RC 필터를 형성하도록 하는 반면, 상기 마이크로폰(118) 양단의 가변 전압에 대하여는 고역 통과 특성을 갖도록 한다. 상기 마이크로폰(118) 양단에 필요한 상기 높은 DC 전압(예, 11.5V)은 상기 전하 펌프(104)에 의해 제공된다. 상기 증폭기(116)는 상기 회로에 버퍼(buffer)를 제공한다.
이 예시에서, (상기 마이크로폰(118)을 나타내는) 상기 등가 캐패시터(C) 상에 일정한 전하 Q를 유지함으로써, 상기 마이크로폰(118)으로부터 유용한 전기적 신호가 얻어진다. 상기 캐패시터의 양단 전압은 다음의 식에 따라 상기 들어오는 음파 압력에 반비례하여 변화하게 될 것이다 : V=Q/C, 결과적으로 dV=-VdC/C. 실제로, 기계적 및 선형성 고려들 때문에, dC/C는 상대적으로 작다. 충분한 민감도(sensitivity)를 얻기 위해서는, 캐패시터(마이크로폰(118)) 양단에 높은 DC 전압(V)이 필요하다.
상기 마이크로폰 상에 (거의) 일정한 전하를 제공하는, 가능한 바이어싱 방법(biasing scheme)이 도 1에 도시된다. 바람직하게는, 상기 저항(114)은 매우 높은 값(예를 들어, 1 T ohms)을 가져서, 상기 바이어스 전압에 대하여는 저역 통과 RC 필터를 형성하도록 하는 반면, 상기 마이크로폰(118) 양단의 가변 전압에 대하여는 고역 통과 특성을 갖도록 한다. 상기 캐패시터 양단에 필요한 상기 높은 DC 전압은, 일반적으로 용량성 전압 증배기(capacitive voltage multiplier)로서 작용하는 상기 전하 펌프(104)에 의해 제공된다. 도 1에 도시된 특정 MEMS 구성요소에 대해, 상기 전하 펌프(104)는 약 11.5 V의 출력 전압을 제공한다. 상기 캐패시터(마이크로폰(118)) 양단에 최대 DC 전압을 갖기 위해, 전압 Vbias는 그라운드(ground)로 설정된다. 적절한 작동을 위해, 바람직하게는, 상기 단위 이득 버퍼(116)는 매우 높은 입력 저항과 매우 낮은 입력 캐패시턴스를 갖는다.
알 수 있는 바와 같이, 일반적으로 MOS 장치들은 정-전기 방전(ESD) 손상에 상당히 민감하다. 트랜지스터들의 게이트 산화물이 오직 몇 나노미터(nm) 두께밖에 되지 않기 때문에, 이 문제는 특히 Deep 서브마이크론(submicron) CMOS 공정에서 두드러진다. 상기 칩을 보호하기 위해, 유리하게는, 상기 칩의 입력들/출력들은 전용(dedicated) ESD 보호 회로가 구비되어 있다.
상기 고전압(HV) ESD 전력-레일 클램프(106) 및 상기 전하 펌프(104)는 상기 칩 상에 있는 유일한 고전압 구성요소들이다. 비용을 더욱 낮추기 위해, 이러한 컴포넌트들을 표준 저전압 CMOS 공정으로 구현하는 것이 이롭다.
이제 도 2를 참조하면, 상기 고전압 전력-레일 클램프 회로(예를 들어, 도 1의 회로(106))의 일례가 기술된다. 참조번호 200의 회로는 제1 다이오드(D1)(204), 제2 다이오드(D2)(202), 저항(R1)(206), 캐패시터(C1)(208), 그리고 트랜지스터(M1)(210)를 포함한다.
상기 제1 다이오드(D1)(204) 및 상기 제2 다이오드(D2)(202)는 전압을 제한하는 다이오드들(voltage limiting diodes)처럼 작용한다. 상기 저항(R1)(206) 및 상기 캐패시터(C1)(208)는 RC 네트워크를 형성하도록 작동한다. 일 양상에서, 상기 트랜지스터(M1)(210)는 본원의 다른 곳에 기술된 LDMOS 트랜지스터이다. 더 구체적으로, 고전압 NWELL 영역을 포함하는 상기 LDMOS 트랜지스터 토폴로지는, 저전압 CMOS 공정에서 고전압 트랜지스터를 제공한다. 이에 따라 제공되는 상기 클램프들은, 상기 칩 상의 ESD를 효율적으로 제어하기 위해 상기 칩 상에 필요한, 상기 고전압 ESD 전력 레일 클램프들이다.
도 2에 도시된 회로의 작동의 일례에서, 정전기 방전은 상기 션트(shunting) 트랜지스터(M1)(210)를 구동하는 R1-C1 네트워크에 의해 감지된다. 참조번호 204의 다이오드(D1) 및 참조번호 202의 다이오드(D2)는 상기 트랜지스터(M1)(201)의 게이트 및 소스 단자들 간의 최대 전압을 제한한다. 전류를 제한하는 추가적 저항(도 2에 도시되지 않음)은 상기 다이오드들(D1 및 D2)과 직렬로 연결될 수 있다. 정상적인 작동(즉, 정전기 방전이 없음) 중에, 상기 트랜지스터(M1)(201)는 off 되며, (M1을 포함하는) 상기 회로는 Vdd로부터 전류를 끌어오지 않는다. 상기 드레인 및 소스 간의 항복 전압, 그리고 상기 드레인 및 게이트 간의 항복 전압은 HV Vdd (예를 들어, 11.5 V) 보다 높아야한다. 이러한 전압들이 주어진 공정에 대해 명목상인 것(nominal one)(예를 들어, 0.18 um CMOS에 대해 1.8 V)보다 더 높을 때, 기존 CMOS 디자인 키트들에서 사용할 수 없는 실제 고전압 트랜지스터가 필요하다. 결과적으로, 표준 저전압 CMOS 공정에서, 고전압 NWELL(NW)을 가진 LDMOS 트랜지스터가 제공된다.
이제 도 3을 참조하면, 표준 저전압 CMOS 공정에서 (드레인의 역할을 하는) 고전압 NWELL(NW) 영역을 가지는 LDMOS 트랜지스터가 기술된다. 상기 트랜지스터는, 예를 들어, 도 2의 트랜지스터(M1)(210)이다. 상기 트랜지스터(300)는 게이트(302), NWELL 영역(304), PWELL 영역(306), 그리고 P-영역(308)을 포함한다. 상기 NWELL 영역(304)은 N+ 영역(310)을 포함한다. 상기 PWELL 영역(306)은 (소스의 역할을 하는) N+ 영역(312) 및 P+ 영역(314)을 포함한다. 이격 거리(separation distance) L은 모든 인접하는 (참조번호 306과 같은) PWELL 영역들로부터 상기 NWELL 영역(304)을 분리한다.
상기 게이트(302)는 이산화규소와, 그리고 그 상단에 있는 도전층(conductive layer)으로 구성되며, 상기 트랜지스터에 대한 하나의 전기적 단자로서 작용한다. 상기 N+ 영역(312) 및 상기 NWELL 영역(304)은 상기 NMOS 트랜지스터의 소스와 드레인을 형성한다.
상기 HV NWELL 영역(304)은 도너 원자(donor atom)들로 저농도 도핑(doping)된다. 상기 PWELL 영역(306)은 억셉터(acceptor) 원자들로 저농도 도핑된다. 상기 P-영역(308)은 억셉터 원자들을 가지고 매우 낮은 농도로 도핑된다. 상기 HV NWELL 영역(304)은 상기 드레인과 기판 사이의 항복 전압을 증가시키며, 상기 시스템이 고전압들을 처리하는 것을 가능하게 한다.
참조번호 310의 N+ 영역 및 참조번호 312의 N+ 영역은 도너 원자들로 고농도 도핑되며, 전기적 접점(contact)들로서 동작한다. 상기 P+ 영역은 억셉터 원자들로 고농도 도핑되며, 상기 기판(308)과의 커넥션(connection)으로서 동작한다.
이제 도 4를 참조하면, 고전압 ESD 전력 레일 클램프와 전하 펌프 필터를 가진 시스템(400)의 일례가 기술된다. 상기 시스템(400)은 전하 펌프(402), 고전압 ESD 전력 레일 클램프(404), 그리고 필터(406)를 포함한다. 상기 필터(406)는 제1 다이오드(D1)(410), 제2 다이오드(D2)(412), 제3 다이오드(D3)(414), 제4 다이오드(D4)(416), 제1 캐패시터(C1)(418), 제2 캐패시터(Cout)(420), 제1 트랜지스터(M1)(422), 그리고 제2 트랜지스터(M2)(424)를 포함한다. 상기 필터(406)의 목적은 상기 전하 펌프 노이즈(noise)의 노이즈 필터링을 제공하기 위함이다. 또한 상기 마이크로폰의 MEMS 구성요소들(예를 들어, 상기 진동판 및 백 플레이트를 포함하는 구조)은 상기 필터(406)의 출력에 부착될 수 있지만, 간결성을 위해 도 4에 도시되지 않음이 이해될 것이다.
일 양상에서, 상기 전하 펌프(402)는 : 2012년 8월 28일자로 출원된 미국 특허 출원 제13/596,229호, 발명자 Svetoslav Gueorguiev의 "마이크로폰용 고전압 배율기 및 제조방법(High voltage multiplier for a microphone and method of manufacture)"에 기술된 것과 동일하고, 그와 동일한 원리들에 따라 구성된다. 또한 상기 특허 출원의 전체 내용은 본원에 참고로 편입된다. 예를 들어, 상기 문서에 있는 도 4의 장치가 사용될 수 있다. 다른 예들도 가능하다.
상기 고전압 ESD 전력 레일 클램프(404)는 정전기 방전 기능들을 수행한다. 상기 고전압 ESD 전력 레일 클램프(404)는 도2 또는 도 5a 또는 도 5b에 도시된 디자인들에 따라 설계될 수 있다. 또한, 도 5a 또는 도 5b의 트랜지스터들은 도 6 또는 도 7에 도시된 처리방법(approach)들에 따라 구성될 수 있다.
도 4의 작동의 일례에서, 상기 전하 펌프(402)의 출력은, 상기 펌프에 전원이 공급되지 않을 때, 인체모델(human body model : HBM)을 사용하여 약 40 V의 정전기 방전을 처리할 수 있다. 따라서 상기 필터의 출력은 약 40 V+ 의 두개의 다이오드의 전압 강하들을 처리할 수 있다. 상기 전압 강하는 약 41 V 이다. 일 양상에서, 상기 원하는 고전압 ESD 전력 레일 클램프의 상기 ESD (일시적인) 활성화 레벨은 (적당한 마진(margin)을 포함하여) 약 40 V까지 증가할 수 있다. 그러나 상기 고전압 ESD 전력 레일 클램프(404) 양단에 걸리는 DC 전압에 대하여는, 활성화되지 않으면서 (일례에서) 약 13 V를 견딜 수 있어야한다. 상기 레벨은 일반적인 동작 레벨이기 때문이다.
다른 한편으로는, 충분한 노이즈 필터링을 갖기 위해, 상기 출력 필터는 온도 범위 전체에 걸쳐 1 pA 이상의 전류가 로드되어서는 안된다. 실제로, 이는 알려진 HV ESD 토폴로지들에 대해 매우 높은 요구사항이다. 이 문제를 완화하기 위해, 상기 고전압 ESD 전력 레일 클램프(404)는 상기 전하 펌프(402)의 출력에 위치된다.
상기 전하 펌프(402)는 상대적으로 낮은 출력 임피던스를 가지며, 상기 고전압 ESD 전력 레일 클램프(404)를 지원(supply)할 수 있다. 그러나 이 경우, 상기 필터의 출력으로부터 상기 고전압 ESD 전력 레일 클램프(404)로 흐르는 큰 ESD 전류는 참조번호 422의 트랜지스터(M1) 및 참조번호 424의 트랜지스터(M2)를 통과하여야만 한다. 상기 트랜지스터들은 좋은 노이즈 필터링을 위한 최소 크기의 장치들이며, 그들은 일반적으로 큰 전류들을 다룰 수 없다. 높은 전류 경로를 제공하기 위해, 참조번호 422의 트랜지스터(M1)는 참조번호 410의 다이오드(D1) 및 참조번호 412의 다이오드(D2)와, 그리고 참조번호 424의 트랜지스터(M2)는 참조번호 414의 다이오드(D3) 및 참조번호 416의 다이오드(D4)와 션트(shunted)된다. 그러한 다이오드들은 30 um의 둘레(perimeter)를 가지는 것과 같이 충분히 커야한다. 즉, 상기 다이오드들(D1(410), D2(412), D3(414) 및 D4(416))은 상기 트랜지스터들(M1(422) 및 M2(424))에게 보호를 제공한다. 상기 캐패시터들(C1(418), Cout(420))의 기능은 상기 off 장치들(M1, M2, D1, D2, D3 및 D4)과 제2 차 RC 필터를 형성하는 것이다.
따라서 상기 고전압 ESD 전력 레일 클램프(404)는 스택형 표준 저전압 트랜지스터들로 구현될 수 있다. 이와 관련하여, 상기 고전압 ESD 전력 레일 클램프(404)의 고전압 작동은, 상기 고전압 ESD 전력 레일 클램프들을 구성하기 위해 사용되는 PMOS 및 NMOS 트랜지스터들을 위해 고전압 NWELL/DNWELL 영역들을 형성함으로써 달성된다. 이러한 방식으로, 표준 0.18 CMOSS 공정에서 NWELL/DNWELL의 기판 항복 전압은 약 10 V에서부터 45 V까지 증가된다. 그 결과, 고가의 고전압 공정의 필요성이 제거된다. 또한 충분한 ESD 보호가 제공된다.
서로 다른 전하 펌프들은 서로 다른 전압 레벨들을 견딜 수 있다는 것이 이해될 것이다. 예를 들어, 일부 전하 펌프들은 (전원이 공급되지 않을 때) 오직 약 3 V만 견딜 수 있는 반면, 다른 일부 전하 펌프들은 약 40 V를 견딜 수 있다. 예를 들어, 도 1의 전하 펌프(104)는 (전원이 공급되지 않을 때) 약 3 V를 견딜 수 있는 반면, 도 4의 전하 펌프(402)는 약 40 V를 견딜 수 있다. 또한, 본원에 기술된 상기 고전압 ESD 전력 레일 클램프들은 그들의 트리거링 방식(triggering approach)에 따라 달라질 수 있다. 예를 들어, 도 1에 도시된 고전압 ESD 전력 레일 클램프(106)는 약 3 V의 전압 점프들에 반응할 수 있다. 또한 도 5a에 도시된 고전압 ESD 전력 레일 클램프는 약 6 V의 전압 점프들에 반응할 수 있다. 도 5b의 고전압 ESD 전력 레일 클램프는 약 16 V의 완전한 정전압 레벨들에 반응할 수 있다. 도 4의 전하 펌프는 약 40 V를 견딜 수 있기 때문에, 도 5a 및 도 5b의 접근법들은 고전압 ESD 전력 레일 클램프를 위해 사용될 수 있으며, 유리하게는, 그리고 동시에, 상기 펌프는 ESD 사건들에 의해 손상되지 않는다.
이제 도 5a를 참조하면, 고전압 ESD 전력 레일 클램프는 제1 트랜지스터(M1)(502), 제2 트랜지스터(M2)(504), 제3 트랜지스터(M3)(506), 제1 캐패시터(C1)(508), 제2 캐패시터(C2)(510), 제3 캐패시터(C3)(512), 제1 저항(R1)(514), 제2 저항(R2)(516), 그리고 제3 저항(R3)(518)을 포함한다. 일 양상에서, 그리고 도 5a의 회로에서, 상기 고전압 ESD 전력 레일 클램프의 고전압 작동을 보장하기 위해, 상기 PMOS 및 NMOS 트랜지스터들은 도 6 또는 도 7에 도시된 것에 해당하는 HV NWELL/DNWELL에 위치된다.
일 양상에서, 상기 구조가 다룰 수 있는 최대 DC 전압은 스택형 트랜지스터들의 수를 곱한 단일 트랜지스터의 최대 전압이다. 이 경우에서, 그리고 예를 들면, 상기 최대 DC 전압은 3 곱하기 약 4.3 V로, 약 12.9 V 가 된다. 상기 트랜지스터들을 구성하기 위해 두꺼운 게이트 산화물 트랜지스터들이 사용되었다. 그러나 얇은 게이트 산화물 트랜지스터들 또한 사용될 수 있다. 후자의 경우, 스택형 스테이지들의 수는 증가되어야한다.
상기 고전압 ESD 전력 레일 클램프는 상기 보호된 회로의 정상적인 작동에 영향을 미쳐서는 안 된다. 상기 고전압 ESD 전력 레일 클램프는 오직 ESD 사건 중에만 활성화되어서, 큰 ESD 전류에게 그라운드로 가는 낮은 저항의 경로를 제공해야한다. 또한 상기 고전압 ESD 전력 레일 클램프는, 상기 보호된 회로에 전력이 공급되지 않을 때 작동해야한다.
도시된 바와 같이, 도 5a의 상기 고전압 ESD 전력 레일 클램프는 동일한 3 개의 스택형 스테이지들로 구성된다 : 제1 스테이지(제1 저항(R1)(514), 제1 캐패시터(C1)(508), 제1 트랜지스터(M1)(502)) ; 제2 스테이지(제2 저항(R2)(516), 제2 캐패시터(C2)(510), 제2 트랜지스터(M2)(504)) ; 및 제3 스테이지(제3 저항(R3)(518), 제3 캐패시터(C3)(512), 제3 트랜지스터(M3)(506)). 이러한 스테이지들 각각은 "게이트-연결형(gate-coupled) NMOS" 보호 스테이지이다. 정상적인 작동 중에, 12 V의 DC 전압이 상기 스택의 입력(input)에 인가된다. 이러한 DC 전압은 상기 세 개의 스테이지들에 동등하게 분배되어서, 상기 제1 트랜지스터(M1)(502)의 드레인의 전압은 4V, 상기 제2 트랜지스터(M2)(504)의 드레인의 전압은 8V가 된다. 상기 캐패시터들(C1(508), C2(510), C3(512))은 12/3=4V 로 충전된다. 모든 트랜지스터들의 Vgs는 0 이며, 따라서 off 상태가 된다.
양(positive)의 정전기 방전 중에, 상기 입력 노드에서의 전압은 급격히 증가한다. 상기 캐패시터들(C1(508), C2(510), C3(512))의 양단에 걸리는 전압들은 상기 제1 저항(R1)(514), 제2 저항(R2)(516), 제3 저항(R3)(518)으로 인해 즉시 변할 수 없다. 그 결과, 상기 입력 노드에서의 전압 변화는 상기 제1 트랜지스터(M1)(502)의, 상기 제2 트랜지스터(M2)(504))의, 그리고 상기 제3 트랜지스터(M3)(506)의 게이트 소스 단자들 사이에 동등하게 분배된다. 상기 전압 변화가 상기 제1 트랜지스터(M1)(502)의, 상기 제2 트랜지스터(M2)(504))의, 그리고 상기 제3 트랜지스터(M3)(506)의 문턱전압보다 3 배보다 높다면, 상기 트랜지스터들은 on 상태로 변하며, 상기 입력으로부터 그라운드로 가는 낮은 저항의 전류 경로를 제공한다. 그 이후 시간에서, 상기 제1 트랜지스터(M1)(502), 제2 트랜지스터(M2)(504)), 그리고 제3 트랜지스터(M3)(506)는 또한, 애벌런치항복 스냅 백(snap back) 모드에서 작동하기 시작한다(도 8을 참조). 상기 보호된 회로에 전원이 공급되지 않을 때, 상기 캐패시터들(C1(508), C2(510) 및 C3(512)) 각각의 양 단자에 걸리는 전압들은 0이며, 상기 입력 노드의 전압 변화는 다시, 상기 제1 트랜지스터(M1)(502)의, 상기 제2 트랜지스터(M2)(504))의, 그리고 상기 제3 트랜지스터(M3)(506)의 게이트 소스 단자들에 동등하게 분배되며, 위와 유사한 방식으로 트랜지스터들을 on 시킨다.
음(negative)의 정전기 방전 중에(상기 입력(input)은 그라운드에 대해 음의 전압을 얻는다), 상기 제3 트랜지스터(M3)(506)의 DNWELL 다이오드에 의해 형성된, 그라운드로 가는 낮은 저항의 전류 경로가 존재한다.
이제 도 5b를 참조하면, 고전압 ESD 전력 레일 클램프의 또 다른 예가 도시된다. 상기 높은 전압 ESD 전력 레일 클램프는 제1 트랜지스터(M4)(552), 제2 트랜지스터(M5)(554), 제3 트랜지스(M6)(556), 제1 저항(558), 제2 저항(560), 그리고 제3 저항(562)을 포함한다.
도 5의 회로에서, 그리고 상기 고전압 ESD 전력 레일 클램프의 고전압 작동을 보장하기 위해, 상기 PMOS 및 NMOS 트랜지스터들은 도 6 또는 도 7에 도시된 것에 해당하는 HV NWELL/DNWELL에 위치된다.
일 양상에서, 상기 구조가 다룰 수 있는 상기 최대 DC 전압은 스택형 트랜지스터들의 수를 곱한 단일 트랜지스터의 최대 전압이다. 이 경우에서, 상기 최대 DC 전압은 3 곱하기 4.3 V로, 12.9 V 이다. 상기 트랜지스터들을 구성하기 위해 두꺼운 게이트 산화물 트랜지스터들이 사용될 수 있다. 대안적으로, 얇은 게이트 산화물 트랜지스터들 또한 사용될 수 있다. 후자의 경우, 스택형 스테이지들의 수는 증가되어야한다.
도 5b의 상기 고전압 ESD 전력 레일 클램프는 동일한 3 개의 스택형 스테이지들로 구성된다 : 제1 스테이지(R4, 제1 트랜지스터(M4)(552)) ; 제2 스테이지(R5, 제2 트랜지스터(M5)(554)) ; 및 제3 스테이지(R6, 제3 트랜지스터(M6)(556)). 이러한 스테이지들 각각은 "접지된-게이트(grounded-gate) PMOS" 보호 스테이지이다. 정상적인 작동 중에, 12 V의 DC 전압이 상기 스택의 입력(input)에 인가된다. 상기 DC 전압은 상기 세 개의 스테이지들에 동등하게 분배되어서, 상기 제1 트랜지스터(M4)(552)의 드레인의 전압은 약 4V, 상기 제2 트랜지스터(M5)(554)의 드레인의 전압은 약 8V가 된다. 상기 트랜지스터들 모두의 Vgs(게이트-소스 전압)는 0 이며, 따라서 상기 트랜지스터들은 off 상태가 된다.
양(positive)의 정전기 방전 중에, 상기 입력 노드에서의 전압은 급격히 증가한다. 그 전압 변화는 상기 세 개의 스테이지들에 동등하게 분배된다. 약 17 V의 입력 전압 이상에서, 상기 트랜지스터들(M4(552), M5(554) 및 M6(556))은 애벌런치항복 스냅백(snapback)에서 동작하기 시작한다. 상기 기생 PNP 트랜지스터들은 on 상태가 되며, 그라운드로 가는 낮은 저항의 경로가 제공된다.
이제 도 8을 참조하면, 단일 트랜지스터(800)에 대한 애벌런치항복 스냅백 작동이 도시되고 기술된다. 상기 트랜지스터(800)는 소스(802), 드레인(804), 그리고 게이트(806)를 포함한다. 그 회로는 아래와 같이 작동한다. 첫째로, 상기 드레인 접합에 역방향 바이어스에 의한 애벌런치항복이 발생한다. 둘째로, 그 벌크 전류에 의해 전압 강하가 발생한다. 셋째로, 기판(베이스(base))-소스(에미터(emitter)) 접합은 순방향 바이어스가 된다. 네 번째로, 상기 기생 PNP 트랜지스터는 on 상태가 된다.
이제 도 5b로 돌아오면, 음의 ESD 사건 중에, 상기 제3 트랜지스터(M6)(556)의 NWELL 다이오드에 의해 형성된, 그라운드로 가는 낮은 저항의 전류 경로가 존재한다.
이제 도 5c를 참조하면, HV ESD 클램프의 또 다른 예가 기술된다. 이 예는 도 5b의 예시와 같은 방식으로 작동한다. 도 5c의 예는 PMOS 트랜지스터들 대신에, NMOS 트랜지스터들(570, 572 및 574)로 구현된다. 저항들은 제거된다. 대신에, 상기 NMOS 트랜지스터들(570, 572 및 574)이 커진다.
이제 도 6을 참조하면, 기판 상에서의 NWELL 및 PWELL의 분리의 일례가 기술된다. 이 구조는 도 1, 도2, 도 3, 도 4, 도 5a 및 도 5b의 트랜지스터들에서 사용될 수 있다. 상기 기판(602)은 제1 P-웰(well) 영역(604), NWELL 영역(606), 그리고 제2 PWELL 영역(608)을 포함한다. 참조번호 606의 영역은 상기 PWELL과 거리 L만큼 분리되어 있다.
상기 HV NWELL 영역(606)은 상기 NWELL 및 상기 기판 사이에 높은 항복 전압을 가지며, 그것의 대형(formation)은 도 6에 도시된다. 이는 NWELL이 아닌 구역(area)이 자동적으로 PWELL로 형성되는(도핑되는) 기존의 CMOS 공정들과는 대조된다. 이러한 기존의 처리법들에서, 상기 NWELL 및 상기 기판간의 항복 전압은 NWELL-PWELL/기판 접합의 측벽 구성요소의 항복 전압에 의해 제한된다. 표준 0.18um CMOS 공정에서, 기존 처리법들에 대한 이 전압은 약 10 V이다.
상기 기판은 상기 PWELL 영역들 보다 더 낮은 도핑 레벨을 가지고 있기 때문에, 상기 NWELL-PWELL/기판 접합의 바닥(bottom) 컴포넌트는 더 높은 항복 전압을 가지고 있다는 것이 이해될 것이다. 본 처리법들에 도시된 바와 같이, 그리고 도 6에서 특히, 상기 NWELL 영역(606) 주위에 상기 PWELL 영역들(604 및 608)의 형성을 블로킹함으로써, 상기 NWELL 영역(606) 전체가 저농도 도핑 기판으로 둘러싸인 것이 보장된다. 그렇게 함으로써, 도 6에서, NWELL-기판 접합의 항복 전압을 증가시킨다. 즉, 이러한 블로킹은 길이 L을 가진 블로킹된 구역을 사용하여 달성된다.
상기 블로킹된 구역의 길이 L에 따라, 표준 0.18um CMOS 공정에서, 문제(question) 하에 있는 상기 항복 전압은 10 V에서부터 약 45 V까지 증가될 수 있다. (NWELL 및 기판(Vnwell-sub) 사이의 최대 전압에 의해 제한되는) 적절한 회로 토폴로지와, 기술된 상기 임계(critical) NWELL 영역(들)(606) 주위의 기판 도핑 블로킹의 조합은, 표준 저전압 CMOS 공정에서, 높은 출력 전압 전하 펌프의 구현을 가능하게 한다. 일례에서, L은 약 1.8 마이크론이며, 범위는 약 0.7 마이크론 내지 2 마이크론이다. L 값의 다른 예들도 가능하다.
상기 기판이 상기 PWELL 보다 더 낮은 도핑 레벨을 가지고 있기 때문에, 동일한 접합의 바닥 컴포넌트는 더 높은 항복 전압을 가지고 있다는 것이 이해될 것이다. 상기 NWELL 주위의 상기 PWELL 형성을 블로킹함으로써, 상기 NWELL의 전체가 저농도 도핑 기판으로 둘러싸인 것이 보장하며, 이는 NWELL-기판 접합의 항복 전압을 증가시킨다. 표준 0.18um CMOS 공정에서 '블로킹된 구역'의 길이 L에 따라, 예를 들면, 문제(question) 하에 있는 상기 항복 전압은 약 10 V에서부터 약 45 V까지 증가될 수 있다.
또한, LDMOS 트랜지스터 토폴로지와 기술된 상기 고전압 NWELL 영역의 조합은, 표준 저전압 CMOS 공정에서, 고전압 트랜지스터를 제공할 수 있다는 것도 이해될 것이다. 본원에 기술된 처리법들은 ESD를 제어하기위해 필요한 고전압 ESD 전력 클램프들을 제공한다. 일 양상에서, NWELL-기판 접합의 바닥 컴포넌트는 측면의 항복 전압보다 더 높은 항복 전압을 가진다. 상기 기판이 PWELL 보다 더 낮은 도핑 레벨을 갖기 때문이다.
이제 도 7을 참조하면, 도 1, 도 2, 도 4, 도 5a 및 도 5b의 회로들의 트랜지스터들에 대한 CMOS 구조의 일례가 기술된다. 기판(702)은 PWELL 영역들(704, 708, 712 및 716), NWELL 영역들(706, 710 및 714), 그리고 Deep NWELL 영역(718)을 포함한다. 상기 트랜지스터들은 NWELL 영역들 주위의, 그리고 Deep NWELL 영역(718)의 주위의 기판 도핑 블로킹을 이용한 삼중-웰 공정을 사용하여 구성된다. 상기 도핑 블로킹은 본원의 다른 곳에 기술된 것과 동일한 방식으로 작동한다.
상기 기판(702)은 억셉터 원자들(P-)을 가지고 매우 낮은 농도로 도핑된다. PWELL 영역들(704, 708, 712 및 716)은 억셉터 원자들로 낮은 농도로 도핑되며, NWELL 영역들(706, 710, 714)은 도너 원자들로 낮은 농도로 도핑된다. 또한 Deep NWELL 영역은 도너 원자들로 낮은 농도로 도핑된다. 이러한 영역들은 상기 트랜지스터들의 벌크(bulk)들을 형성한다. 상기 PWELL 영역들(704, 712 및 716)은 NMOS 트랜지스터들의 벌크를 형성한다. Deep NWELL 영역(718) 위에 있는 참조번호 708의 PWELL 영역은 고립된(isolated) NMOS 트랜지스터(들)의 벌크를 형성한다. 상기 NWELL 영역들은 PMOS 트랜지스터들의 벌크를 형성한다. 다시, 도 7에는 도시된 풀(full) MOS 트랜지스터가 존재하지 않는다.
상기 MOS 트랜지스터들을 구성하기 위해 사용되는 도 7의 상기 삼중 웰 공정에서, NWELL 및 상기 기판 사이, 그리고 또한 상기 기판 및 Deep NWELL 영역 사이의 항복 전압은, (이격 거리 L 없이) NWELL - PWELL/기판 접합의 측벽 컴포넌트의 항복 전압에 의해 제한된다. 이격 거리 L을 추가함으로써, 상기 항복 전압이 증가되어, 상기 최대 출력 전압이 증가된다. 일례에서, L은 약 1.8 마이크론이며, 범위가 0.7 마이크론에서 5 마이크론에 이를 수 있다. 크기(dimension)들의 다른 예들도 가능하다.
일 양상에서, NWELL-기판 접합의 바닥 컴포넌트는 측면의 항복 전압보다 더 높은 항복 전압을 가진다. 상기 기판이 PWELL 보다 더 낮은 도핑 레벨을 가지기 때문이다. 도 7에 도시된 바와 같이, NWELL 주위의 PWELL 형성을 블로킹함으로써, 상기 NWELL 영역 전체가 저농도 도핑 기판으로 둘러싸인 것이 보장된다. 그렇게 함으로써, NWELL-기판 접합의 항복 전압을 증가시킨다. 상기 "블로킹된 구역"의 길이 L에 따라, 표준 0.18um CMOS 공정에서, 문제(question) 하에 있는 상기 항복 전압은 10 V에서부터 약 45 V까지 증가될 수 있다. 상기 HV DNWELL의 형성은 이미 기술된 것과 유사하다.
본원에는 본 발명을 구현하기 위한 본 발명자들에게 알려져 있는 최선의 모드를 포함하는, 본 발명의 바람직한 실시 예들이 기재되어 있다. 예시되어 있는 실시 예들이 단지 대표적인 것들일 뿐이며, 본 발명의 범위를 제한하는 것으로 취해져서는 아니 된다는 점이 이해되어야 한다.

Claims (4)

  1. 전자 칩에 있어서, 상기 전자 칩은 :
    설정된(predetermined) 전압을 마이크로폰의 양단에 제공하도록 구성된 전하 펌프로서, 상기 전하 펌프는 저전압 CMOS 공정에서 구현되는, 전하 펌프; 및
    상기 전하 펌프의 출력에 연결된, 적어도 하나의 고전압(high voltage : HV) 정-전기 방전(electro-static discharge : ESD) 모듈을 포함하며,
    상기 HV ESD 모듈은 상기 충전 펌프에게, 그리고 상기 칩에 연결된 마이크로전기기계 시스템(MEMS) 마이크로폰에게, ESD 보호를 제공하도록 구성되고,
    상기 적어도 하나의 HV ESD 모듈은 적어도 하나의 고전압 NWELL/DNWELL 영역을 가지는 다수의 PMOS 또는 NMOS 트랜지스터들을 포함하며, 상기 적어도 하나의 고전압 NWELL/DNWELL 영역은 상기 PMOS 또는 NMOS 트랜지스터들 중 선택된 트랜지스터들 내에 형성되고,
    상기 적어도 하나의 고전압 NWELL/DNWELL 영역은, 저전압 공정이 상기 칩을 구성하는데 사용되도록 하기에 충분한, 또한 상기 HV ESD 모듈이 상기 칩에게 ESD 보호를 제공하도록 하기에 충분한 항복 전압을 가지는, 전자 칩.
  2. 제1 항에 있어서,
    고전압 단자는 다수의 NMOS 트랜지스터들 중 선택된 트랜지스터의 드레인 단자에서 형성되어 LDMOS(Laterally Diffused MOS) 트랜지스터를 형성하며,
    상기 고전압 단자는 상기 선택된 트랜지스터의 드레인-소스의 항복 전압을 증가시키는데 효과적인, 전자 칩.
  3. 제1 항에 있어서,
    상기 마이크로폰은 진동판(diaphragm) 및 백 플레이트(back plate)을 포함하는, 전자 칩.
  4. 제1 항에 있어서,
    상기 칩은 전하 펌프 필터를 더 포함하는, 전자 칩.
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