KR20160046552A - 정전기 방전 보호회로 - Google Patents

정전기 방전 보호회로 Download PDF

Info

Publication number
KR20160046552A
KR20160046552A KR1020140142613A KR20140142613A KR20160046552A KR 20160046552 A KR20160046552 A KR 20160046552A KR 1020140142613 A KR1020140142613 A KR 1020140142613A KR 20140142613 A KR20140142613 A KR 20140142613A KR 20160046552 A KR20160046552 A KR 20160046552A
Authority
KR
South Korea
Prior art keywords
nmos
terminal
diodes
type
electrostatic discharge
Prior art date
Application number
KR1020140142613A
Other languages
English (en)
Inventor
이재현
Original Assignee
주식회사 솔루엠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 솔루엠 filed Critical 주식회사 솔루엠
Priority to KR1020140142613A priority Critical patent/KR20160046552A/ko
Priority to US14/663,081 priority patent/US20160111412A1/en
Publication of KR20160046552A publication Critical patent/KR20160046552A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 정전기 방전 보호회로에 관한 것으로, 본 발명의 일 실시예에 따른 정전기 방전 보호회로는 드레인이 전원단에 연결되고 소스와 게이트가 접지단에 연결된 NMOS(N-channel Metal Oxide Semiconductor); 상기 드레인과 상기 NMOS의 벌크단에 병렬 연결된 캐패시터; 및 일단의 애노드가 상기 벌크단에 연결되고, 타단의 캐소드가 접지단에 연결된 복수의 직렬 연결 다이오드들을 포함할 수 있다.

Description

정전기 방전 보호회로{ESD PROTECTION CIRCUIT}
본 발명은 정전기 방전 보호회로에 관한 것이다.
정전기 방전(Electrostactic Discharge; ESD)은 고전압의 정전기가 순간적으로 방전되는 현상으로서 집적 회로 내부의 반도체 소자와 금속 배선을 파괴하고 회로의 오동작 등을 유발한다.
이에 일반적인 반도체 장치는 정전기 방전 보호회로를 채용하며, 정전기 방전 보호회로를 설계하는데 사용하는 소자를 정전기 방전 보호 소자라고 한다.
정전기 방전 보호소자는 크게 논-스냅백 타입(non-snapback type)의 다이오드와 스냅백 타입(snapback type)의 게이트 접지 NMOS(Gate grounded N-channel Metal Oxide Semiconductor) 및 게이트 커플드 NMOS(Gate coupled NMOS) 등이 있다.
한편, 게이트 접지 NMOS는 기존의 NMOS 구조에서 게이트(Gate)와 소스(Source)를 연결시킨 구조로서 기존 CMOS(complementary metal-oxide semiconductor) 공정에서 새로운 공정도입 없이 제작 가능하며 MOSFET을 기반으로 하는 IC의 정전기 방전 보호소자로서 널리 사용되고 있다.
한국 공개특허공보 KR 10-2007-0016256호
본 발명의 일 실시예에 따르면, 낮은 동작 전압(triggering voltage)과 높은 홀딩 전류(holding current)를 가지는 정전기 방전 보호회로가 제공된다.
상술한 본 발명의 과제를 해결하기 위해, 본 발명의 일 실시예에 따르면, 드레인이 전원단에 연결되고 소스와 게이트가 접지단에 연결된 NMOS(N-channel Metal Oxide Semiconductor); 상기 드레인과 상기 NMOS의 벌크단에 병렬 연결된 캐패시터; 및 일단의 애노드가 상기 벌크단에 연결되고, 타단의 캐소드가 접지단에 연결된 복수의 직렬 연결 다이오드들을 포함하는 정전기 방전 보호회로가 제공된다.
본 발명의 일 실시예에 따른 정전기 방전 보호회로는 낮은 동작 전압(triggering voltage)과 높은 홀딩 전류(holding current)를 가지는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 구성을 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 정상 동작시의 정전기 방전 보호회로의 등가 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 제1 동작시의 방전 경로를 나타내는 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 제1 동작시의 방전 경로를 나타내는 등가 회로도이다.
도 5a는 본 발명의 일 실시예에 따른 제2 동작시의 방전 경로를 나타내는 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 제2 동작시의 방전 경로를 나타내는 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 동작 특성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 구성을 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 방전 보호회로는 NMOS영역(10)에 구비되는 NMOS(N-channel Metal Oxide Semiconductor), 캐패시터(C1) 및 다이오드 영역(20)에 구비되는 복수의 직렬 연결 다이오드들(D1~DN)을 포함할 수 있다.
NMOS와 복수의 직렬 연결 다이오드들(D1~DN)은 하나의 기판에 형성될 수 있으며, 표준 CMOS 공정에 의해 형성될 수 있다.
상기 NMOS의 드레인(D)은 전원단(VDD)에 연결되고, 소스(S)와 게이트(G)는 접지단(VSS)에 연결될 수 있다.
상기 캐패시터(C1)는 상기 드레인(D)과 상기 NOMS의 벌크단 사이에 연결될 수 있고, 상기 복수의 직렬 연결 다이오드들(D1~DN) 중 제1 다이오드(D1)의 애노드는 상기 벌크단에 연결되고, 제N 다이오드(DN)의 캐소드가 접지단(VSS)에 연결될 수 있다.
상기 드레인(D) 및 상기 소스(S)는 제1 P형 웰(11)에 포함된 N형 단자에 형성 될 수 있다.
상기 복수의 직렬 연결 다이오드들(D1~DN)은 상기 제1 P형 웰(11)과 이격된 복수의 제2 P형 웰들(21~2N)에 각각 형성될 수 있다.
상기 제1 P형 웰(11)과 상기 복수의 제2 P형 웰들(21~2N)은 N형 매립웰(30) 내에 서로 분리된 상태로 형성될 수 있다.
제1 P형 웰(11) 및 제2 P형 웰들(21~2N)에 포함된 N형 단자를 P형 단자와 분리하고, N형 매립웰(30) 내에서 상기 제1 P형 웰과 복수의 제2 P형 웰(21~2N)을 분리하는 분리막(STI)는 얇은 트렌치(sallow trench)를 형성한 후, 상기 트랜치내에 절연물질을 채운 셀로우 트렌치 격리막(sallow trench isolation)일 수 있다.
한편, 복수의 직렬 연결 다이오드들은 복수의 제2 P형 웰들(21~2N) 각각에 형성된 PN접합 다이오드일 수 있다.
도 2는 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 등가 회로도이다.
도 2를 참조하면, NMOS(N1)의 드레인(D)은 전원단(VDD)에 연결되고, 소스(S)와 게이트(G)는 접지단(VSS)에 연결될 수 있다.
상기 드레인(D)과 상기 NOMS(N1)의 벌크단 사이에 캐패시터(C1)가 연결될 수 있고, 상기 복수의 직렬 연결 다이오드들(D1~DN)의 일단의 애노드는 상기 벌크단에 연결되고, 타단의 캐소드가 접지단(VSS)에 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 정상 동작시의 정전기 방전 보호회로의 등가 회로도이다.
도 2 및 도 3을 참고하면, 전원단(VDD)이 정전압 상태이고 정전기 방전이 발생하지 않는 정상 동작시 캐패시터(C1, 도2)는 오픈(open)상태로 유지되고 NMOS는 미동작 상태로 유지될 수 있다.
이에 따라, 정전기 방전이 발생하지 않은 정상 동작시에 정전기 보호회로에는 전류가 흐르지 않을 수 있다.
정전기 방전이 발생하는 경우 정전기 방전 보호회로는 제1 동작 및 제2 동작으로 동작할 수 있으며, 이하 도면을 참고하여 제1 동작 및 제2 동작에 대하여 서술한다.
도 4a는 본 발명의 일 실시예에 따른 제1 동작시의 방전 경로를 나타내는 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 제1 동작시의 방전 경로를 나타내는 등가 회로도이다.
도 4a 및 도4b 를 참조하면, 본 발명의 방전 보호회로는 NMOS영역(10)에 구비되는 NMOS(N-channel Metal Oxide Semiconductor), 캐패시터(C1) 및 다이오드 영역(20)에 구비되는 복수의 다이오드들(D1~DN)을 포함할 수 있다.
상기 NMOS의 드레인(D)은 전원단(VDD)에 연결되고, 소스(S)와 게이트(G)는 접지단(VSS)에 연결될 수 있다.
상기 캐패시터(C1)는 상기 드레인(D)과 상기 NOMS의 벌크단 사이에 연결될 수 있고, 상기 복수의 다이오드들(D1~DN)은 상기 벌크단과 상기 접지단 사이에 직렬로 연결되고, 정전기 방전 인가 후 상기 NOMS(N1)동작 전 전류를 션트(shunt)할 수 있다.
즉, 정전기 방전이 발생 후 NMOS(N1)이 동작하지 않는 제1 동작시에는 캐패시터로 정전압이 아닌 노이즈 형태의 정전기 방전 전류가 흐르게 되고, 정전기 방전 전류는 복수의 다이오드들(D1~DN)을 통해 접지단(VSS)으로 방전될 수 있다.
한편, 제1 동작 중에, 전원단(VDD)에 인가된 정전기 방전에 의해 제1 P형 웰(11)에 형성된 드레인(D)에 높은 전압이 인가되고 복수의 직렬 연결 다이오드들의 순방향 전압에 의해 벌크단의 전위(Potential)가 증가될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 제2 동작시의 방전 경로를 나타내는 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 제2 동작시의 방전 경로를 나타내는 등가 회로도이다.
도 5a 및 도 5b를 참조하면, 정전기 방전이 발생 후 NMOS(N1)가 턴 온(Turn-on) 동작하는 제2 동작시에는 복수의 다이오드들(D1~DN)으로 흐르던 정전기 방전 전류가 경로를 바꾸어 NMOS(N1)을 통하여 NMOS(N1)의 소스(S)에 연결된 접지단(VSS)으로 방전될 수 있다.
구체적으로, 제1 동작 중에, 전원단(VDD)에 인가된 정전기 방전에 의해 제1 P형 웰(11)에 형성된 드레인(D)에 높은 전압이 인가되어 복수의 직렬 연결된 다이오드들(D1~DN)의 순방향 전압에 의해 벌크단의 전위(Potential)가 증가될 수 있다.
복수의 직렬 연결된 다이오드들(D1~DN)의 순방향 전압에 의해 벌크단의 전위(Potential)가 충분히 증가되면, 제1 P형 웰(11)에 포함된 기생 바이폴라 트랜지스터가 동작할 수 있다.
이에 따라, NMOS(N1)가 턴 온(Turn-on) 동작하여 NMOS(N1)의 드레인(D)에 인가된 정전기 방전 전류는 NMOS(N1)을 통하여 NMOS(N1)의 소스(S)에 연결된 접지단(VSS)으로 방전될 수 있다.
한편, 상기 기생 바이폴라 트랜지스터의 턴 온 동작을 위한 활성 전압은 상기 복수의 직렬 연결된 다이오드들의 문턱전압에 의해 결정될 수 있다.
도 6은 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 동작 특성도이다.
도 6을 참조하면, 점선으로 도시된 종래의 NMOS 보호회로의 특성 그래프와 실선으로 도시된 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 동작 특성 그래프를 확인 할 수 있다.
본 발명의 일 실시예에 따른 정전기 방전 보호회로에 포함된 NMOS의 트리거 전압(Vt1)은 보호회로를 채택한 반도체 장치가 정상적으로 동작하는 상태에서는 정전기 방전 보호회로에 동작 전압(Vop) 이하의 전압이 인가 되었을 때 그 보호회로를 통해 전류가 흐르지 않도록 하기 위해, 전압 마진(ΔV)를 고려하여 동작 전압(Vop)과 전압 마진(ΔV)의 합보다 높은 전압 레벨을 가질 있다.
또한, 상기 트리거 전압(Vt1)은 상기 반도체 장치에 정전기 방전이 발생하였을 경우 내부 회로를 충분히 보호할 수 있도록 내부 회로의 파괴 전압(Vccb)보다 작은 전압 레벨을 가질 수 있다.
상기 트리거 전압(Vt1)은 복수의 직렬 연결 다이오드의 문턱전압에 의해 결정될 수 있다.
한편, 본 발명의 일 실시예에 따른 홀딩 전류(Ih)는 스냅백(snapback)현상에 의해 정전기 방전 보호회로를 통해 과도한 전류가 흘러 열 파괴가 발생하는 래치 업(latch up)을 방지하기 위해 동작 전류 이상으로 높은 전류 값을 가질 수 있다.
즉, 본 발명의 일 실시예에 따른 정전기 방전 보호회로는 낮은 동작 전압(Vt1)과 높은 홀딩 전류(Ih)를 가지는 효과를 가질 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
10: NMOS영역
11: 제1 P형 웰
20: 복수의 직렬 연결 다이오드 영역
21~2N: 복수의 P형 웰들
30: N형 매립웰
40: P형 기판

Claims (21)

  1. 드레인이 전원단에 연결되고 소스와 게이트가 접지단에 연결된 NMOS(N-channel Metal Oxide Semiconductor);
    상기 드레인과 상기 NMOS의 벌크단 사이에 연결된 캐패시터; 및
    일단의 애노드가 상기 벌크단에 연결되고, 타단의 캐소드가 접지단에 연결된 복수의 직렬 연결 다이오드들
    을 포함하는 정전기 방전 보호회로
  2. 제1항에 있어서,
    상기 드레인 및 상기 소스는 제1 P형 웰(well)에 포함된 N형 단자에 형성되는 정전기 방전 보호회로
  3. 제1항에 있어서,
    상기 전원단에 인가된 정전기 방전에 의해 제1 P형 웰에 포함된 기생 바이폴라 트랜지스터가 동작하는 정전기 방전 보호회로.
  4. 제1항에 있어서,
    상기 NMOS의 트리거 전압은 상기 복수의 직렬 연결 다이오드의 문턱전압에 의해 결정되는 정전기 방전 보호회로.
  5. 제2항에 있어서,
    상기 복수의 직렬 연결 다이오드들은 상기 제1 P형 웰과 이격된 복수의 제2 P형 웰들에 각각 형성되는 정전기 방전 보호회로.
  6. 제5항에 있어서,
    상기 제1 P형 웰과 상기 복수의 제2 P형 웰들은 N형 매립웰 내에 서로 분리된 상태로 형성된 정전기 방전 보호회로.
  7. 제1항에 있어서,
    상기 복수의 직렬 연결 다이오드는 PN접합 다이오드인 것을 특징으로 하는 정전기 방전 보호회로.
  8. 드레인이 전원단에 연결되고 소스와 게이트가 접지단에 연결된 NMOS(N-channel Metal Oxide Semiconductor);
    상기 드레인과 상기 NMOS의 벌크단 사이에 연결된 캐패시터; 및
    상기 벌크단과 상기 접지단 사이에 직렬로 연결되고, 정전기 방전 인가 후 상기 NMOS동작 전 전류를 션트(shunt)하는 복수의 다이오드들
    을 포함하는 정전기 방전 보호회로
  9. 제8항에 있어서,
    상기 드레인 및 상기 소스는 제1 P형 웰(well)에 포함된 N형 단자에 형성되는 정전기 방전 보호회로
  10. 제8항에 있어서,
    상기 전원단에 인가된 정전기 방전에 의해 제1 P형 웰에 포함된 기생 바이폴라 트랜지스터가 동작하는 정전기 방전 보호회로.
  11. 제8항에 있어서,
    상기 NMOS의 트리거 전압은 상기 복수의 다이오드들의 문턱전압에 의해 결정되는 정전기 방전 보호회로.
  12. 제9항에 있어서,
    상기 복수의 다이오드들은 상기 제1 P형 웰과 이격된 복수의 제2 P형 웰들에 각각 형성되는 정전기 방전 보호회로
  13. 제12항에 있어서,
    상기 제1 P형 웰과 상기 복수의 제2 P형 웰들은 N형의 매립웰 내에 서로 분리된 상태로 형성된 정전기 방전 보호회로.
  14. 제8항에 있어서,
    상기 복수의 다이오드들은 PN접합 다이오드인 것을 특징으로 하는 정전기 방전 보호회로.
  15. 드레인이 전원단에 연결되고 소스와 게이트가 접지단에 연결되며, 기생 바이폴라 트랜지스터를 가지는 NMOS(N-channel Metal Oxide Semiconductor);
    상기 드레인과 상기 NMOS의 벌크단에 병렬 연결된 캐패시터; 및
    일단의 애노드가 상기 벌크단에 연결되고, 타단의 캐소드가 접지단에 연결되어 정전기 방전 인가 후 상기 NMOS동작 전 전류를 션트(shunt)하는 복수의 직렬 연결 다이오드들
    을 포함하는 정전기 방전 보호회로
  16. 제15항에 있어서,
    상기 드레인 및 상기 소스는 제1 P형 웰(well)에 포함된 N형 단자에 형성되는 정전기 방전 보호회로
  17. 제15항에 있어서,
    상기 전원단에 인가된 정전기 방전에 의해 상기 기생 바이폴라 트랜지스터가 동작하는 정전기 방전 보호회로.
  18. 제15항에 있어서,
    상기 NMOS의 트리거 전압은 상기 복수의 직렬 연결 다이오드의 문턱전압에 의해 결정되는 정전기 방전 보호회로.
  19. 제16항에 있어서,
    상기 복수의 직렬 연결 다이오드들은 상기 제1 P형 웰과 이격된 복수의 제2 P형 웰들에 각각 형성되는 정전기 방전 보호회로.
  20. 제19항에 있어서,
    상기 제1 P형 웰과 상기 복수의 제2 P형 웰들은 N형의 매립웰 내에 서로 분리된 상태로 형성된 정전기 방전 보호회로.
  21. 제15항에 있어서,
    상기 복수의 직렬 연결 다이오드들은 PN접합 다이오드인 것을 특징으로 하는 정전기 방전 보호회로.
KR1020140142613A 2014-10-21 2014-10-21 정전기 방전 보호회로 KR20160046552A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140142613A KR20160046552A (ko) 2014-10-21 2014-10-21 정전기 방전 보호회로
US14/663,081 US20160111412A1 (en) 2014-10-21 2015-03-19 Esd protection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140142613A KR20160046552A (ko) 2014-10-21 2014-10-21 정전기 방전 보호회로

Publications (1)

Publication Number Publication Date
KR20160046552A true KR20160046552A (ko) 2016-04-29

Family

ID=55749664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140142613A KR20160046552A (ko) 2014-10-21 2014-10-21 정전기 방전 보호회로

Country Status (2)

Country Link
US (1) US20160111412A1 (ko)
KR (1) KR20160046552A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070016256A (ko) 2005-08-02 2007-02-08 현대자동차주식회사 밸브스템실 장착 확인장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852541A (en) * 1997-10-22 1998-12-22 Winbond Electronics Corp. Early trigger of ESD protection device by an oscillation circuit
US5870268A (en) * 1997-10-22 1999-02-09 Winbond Electronics Corp. Early trigger of ESD protection device by a current spike generator
US5959488A (en) * 1998-01-24 1999-09-28 Winbond Electronics Corp. Dual-node capacitor coupled MOSFET for improving ESD performance
US6501632B1 (en) * 1999-08-06 2002-12-31 Sarnoff Corporation Apparatus for providing high performance electrostatic discharge protection
US6803633B2 (en) * 2001-03-16 2004-10-12 Sarnoff Corporation Electrostatic discharge protection structures having high holding current for latch-up immunity
US7589944B2 (en) * 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
TW550779B (en) * 2002-07-01 2003-09-01 Macronix Int Co Ltd Substrate charging circuit for input/output electrostatic discharge protection and its protection method
US7714356B2 (en) * 2007-10-31 2010-05-11 International Business Machines Corporation Design structure for uniform triggering of multifinger semiconductor devices with tunable trigger voltage
US20080239599A1 (en) * 2007-04-01 2008-10-02 Yehuda Yizraeli Clamping Voltage Events Such As ESD
US8829618B2 (en) * 2010-11-03 2014-09-09 Texas Instruments Incorporated ESD protection using diode-isolated gate-grounded NMOS with diode string
KR20150087410A (ko) * 2012-12-19 2015-07-29 노우레스 일렉트로닉스, 엘엘시 고전압 i/o 정-전기 방전 보호를 위한 장치 및 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070016256A (ko) 2005-08-02 2007-02-08 현대자동차주식회사 밸브스템실 장착 확인장치

Also Published As

Publication number Publication date
US20160111412A1 (en) 2016-04-21

Similar Documents

Publication Publication Date Title
US9478979B2 (en) Semiconductor ESD circuit and method
US6844597B2 (en) Low voltage NMOS-based electrostatic discharge clamp
US7763908B2 (en) Design of silicon-controlled rectifier by considering electrostatic discharge robustness in human-body model and charged-device model devices
US7869175B2 (en) Device for protecting semiconductor IC
US20100254051A1 (en) Overvoltage Protection Circuits that Inhibit Electrostatic Discharge (ESD) and Electrical Overstress (EOS) Events from Damaging Integrated Circuit Devices
US8248742B2 (en) Semiconductor device
US9437591B1 (en) Cross-domain electrostatic discharge protection device
US20080055805A1 (en) Semiconductor device having electro static discharge detection circuit
TWI409938B (zh) 靜電放電保護電路
KR100942701B1 (ko) 정전기 방전 보호 소자
US9035363B2 (en) JFET ESD protection circuit for low voltage applications
US10063048B2 (en) Dynamic trigger voltage control for an ESD protection device
US9236733B2 (en) Electrostatic discharge protection
US9466599B2 (en) Static current in IO for ultra-low power applications
CN109449156B (zh) 一种端口静电释放保护电路
US9991253B2 (en) Protection element, protection circuit, and semiconductor integrated circuit
US11195825B2 (en) Multi-diode semiconductor device and method of operation therefor
US8405151B2 (en) Protection circuit for semiconductor device
CN109216344B (zh) 具低压基极触发静电电流放电电路的高压静电保护电路
CN111009524A (zh) 经过栅极提升的nmos esd保护装置
CN112310067B (zh) 静电保护电路
US20210036513A1 (en) Electrostatic Protection Circuit
KR20160046552A (ko) 정전기 방전 보호회로
CN108780794B (zh) 一种静电放电防护电路
JP2015159137A (ja) Ｅｓｄ保護回路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid