CN104956472A - 用于高压i/o静电放电保护的装置和方法 - Google Patents

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Abstract

一种电子芯片包括电荷泵和至少一个高压HV静电放电ESD模块。电荷泵被配置为提供麦克风两端的预定电压。本文描述的器件在标准低压CMOS工艺中实现并且具有提供内在ESD保护电平(当断电时)的电路拓扑，内在ESD保护电平高于工作(预定)DC电平。至少一个高压HV静电放电ESD模块连接至电荷泵的输出。HV ESD模块被配置为针对电荷泵和连接至该芯片的微机电系统MEMS麦克风提供ESD保护。所述至少一个HV ESD模块包括多个PMOS晶体管或NMOS晶体管，所述多个PMOS晶体管或NMOS晶体管具有在PMOS晶体管或NMOS晶体管中的选择的晶体管内形成的至少一个高压NWELL/DNWELL区。所述至少一个高压NWELL/DNWELL区具有足够的击穿电压以使得能够使用低压工艺来构造该芯片并且还使得HV ESD模块能够为该芯片提供ESD保护。

Description

用于高压I/O静电放电保护的装置和方法
相关申请的交叉引用
该专利依据U.S.C§119(e)要求于2012年12月19日提交的、名称为“Apparatusand Method for High Voltage I/O Electrostatic Discharge Protection in Standard LowVoltage CMOS Process”、申请号61/739284的美国临时申请的权益，其内容整体上通过引用而结合于此。
技术领域
本申请涉及麦克风电路中的高压I/O的静电放电(ESD)保护。
背景技术
电容式麦克风是广泛使用的麦克风类型。在一些方面，这种麦克风可以被认为是其电容值通过传入声波的压力来调制的可变电容。以这种观点，电容板中的一个是静止的，而另一个是移动的(即，移动隔膜组件)。声波改变板之间的距离，并且这分别改变代表性电容器的电容。
MEMS麦克风在一些方面是电容式麦克风的变形，并且通过使用硅微制造技术生产。与传统麦克风相比，MEMS麦克风具有几项优势，诸如缩小的尺寸、较低的温度系数和对机械振动较高的抗扰度。此外，MEMS麦克风利用特别适合且利于器件批量生产的光刻工艺。
从这种麦克风获得有用电信号的一种方法是保持电容器上的恒定电荷Q。根据等式V＝Q/C，该电容器两端的电压将与传入的声波压力成反比地改变，因此dV＝-VdC/C。实际上，由于机械和线性的考虑，dC/C相对较小。为了获得足够的灵敏度，需要电容器两端的高DC电压V。
金属氧化物半导体(MOS)器件对静电放电(ESD)损坏非常灵敏。由于晶体管的栅极氧化物仅有几纳米厚，因此该问题在深亚微米的互补金属氧化物半导体(CMOS)工艺中尤为显著。为了保护芯片，输入和输出通常装配有专用的ESD保护电路。不幸的是，之前使用该电路解决ESD放电问题的尝试都具有缺陷且不能充分解决该问题。
附图说明
为了更全面理解本公开，将参照下面的详细描述和附图，在附图中：
图1是根据本发明的各种实施方式的具有ESD保护的MEMS麦克风接口电子器件的示意图；
图2是根据本发明的各种实施方式的高压(HV)ESD电源轨箝位装置的示意图；
图3是根据本发明的各种实施方式的在高压ESD电源轨箝位装置中使用的CMOS工艺中的晶体管的图；
图4包括根据本发明的各种实施方式的使用高压ESD电源轨箝位的系统的框图；
图5A、图5B和图5C包括根据本发明的各种实施方式的高压ESD电源轨箝位的电路图；
图6是根据本发明的各种实施方式的在高压ESD电源轨箝位器件中使用的具有阻挡在晶体管的NWELL周围掺杂的基板的CMOS晶片的截面图；
图7是CMOS晶片的截面图，该结构被用于根据本发明的各种实施方式的高压ESD电源轨箝位器件中；
图8示出了根据本发明的各种实施方式的在雪崩击穿快回(snapback)操作中使用的晶体管。
本领域技术人员将理解的是，图中的元件(element)是为了简单和清楚起见而示出的。还将理解的是，特定动作和/或步骤可以按照特定发生顺序来描述或描绘，而本领域技术人员将理解的是，针对顺序的这种特殊性实际上不是必须的。还将理解的是，除非在本文中已经另外阐述了特定含义，否则本文中使用的术语和表达具有与针对它们对应的各自的调查和研究领域的这些术语和表达相符的通常含义。
具体实施方式
本文提供了用于与电荷泵输出一起使用或在电荷泵输出中使用的高压ESD电源轨箝位的多种方法。用于MEMS麦克风的高压端子的ESD保护方法可在标准低压CMOS工艺中实现。通过“工艺”并且如本文所使用的，其意味着构造工艺。
在本方法的一些方面，电荷泵的输出可耐受高ESD电压。因此，可通过层叠的标准低压晶体管实现高压ESD电源轨箝位。在一个示例中，可通过形成用于构造高压ESD电源轨箝位的PMOS和NMOS晶体管的高压NWELL/DNWELL区来实现高压ESD电源轨箝位的高压操作。以这种方式，在标准的0.18CMOS工艺中，NWELL/DNWELL到基板的击穿电压从约10V增加到45V。结果，消除了对于构造这些器件的昂贵的高压工艺的需求。高压ESD电源轨箝位也可从电荷泵滤波器的输出移动到电荷泵的输出，以处理漏电流的需求。
在其它方面，本文描述的EDS保护方法利用高压横向扩散MOS(LDMOS)晶体管。在这些器件中，通过在晶体管的漏极端子处形成高压NWELL来实现高压操作。以这种方式，在标准的0.18CMOS工艺中，漏极至源极(基板)的击穿电压从大约10V增加至45V。因此，以这种方式也消除了对于昂贵的高压工艺的需求。
为了降低麦克风接口电子器件的尺寸、价格和功耗，有利的是在单个芯片上集成或者设置器件。由于CMOS工艺的低成本以及具有非常高输入阻抗的晶体管的可用性，所以出于该目的通常选择CMOS工艺。而且，这也是通常被选择用于具有相对大的数字核的芯片上系统的工艺。
在这些实施方式中的很多实施方式中，电子芯片包括电荷泵和至少一个高压(HV)静电放电(ESD)模块。电荷泵被配置为提供麦克风两端的预定电压。在本文中描述的器件可以在标准低压CMOS工艺中实现，并且具有提供比工作(预定)DC电平高的内在ESD保护电平(当断电时)的电路拓扑。至少一个高压(HV)静电放电(ESD)模块连接至电荷泵的输出。HV ESD模块被配置为针对电荷泵和连接至该芯片的微机电系统(MEMS)麦克风提供ESD保护。该至少一个HV ESD模块包括多个PMOS晶体管或NMOS晶体管，该多个PMOS晶体管或NMOS晶体管具有在PMOS晶体管或NMOS晶体管中的所选择的晶体管内形成的至少一个高压NWELL/DNWELL区。该至少一个高压NWELL/DNWELL区具有足够的击穿电压，以使得能够使用低压工艺来构造芯片并且还使得HV ESD模块能够为该芯片提供ESD保护。
现在参照图1，示出了用于防止静电放电(ESD)的系统的一个示例。芯片102包括电荷泵104、高压(HV)ESD电源轨箝位模块106、ESD电源轨箝位模块112、第一ESD保护模块108、第二ESD保护模块110、偏压电阻器114和放大器116。麦克风118连接至芯片102。ESD电源轨箝位模块112是传统低压(例如，3V)模块。
麦克风118产生电压变化dV＝-VdC/C，这里V是在泵104的输出处的电压，并且C是麦克风108的电容。电荷泵104提供麦克风两端的足够高的电压V。在一方面，电荷泵与在2012年8月28日提交的、名称为“High Voltage Multiplier for aMicrophone and Method of manufacture”、发明人为Svetoslav Gueorguiev的美国专利申请13/596,229中描述的电荷泵相同并且根据与其相同的原理构造，所述申请的内容整体上通过引用而结合于此。例如，可使用在申请13/596,229中关于图4描述的器件。其它示例也是可以的。麦克风118可以是包括隔膜、背板以及通常与MEMS麦克风相关联的所有其它元件的任意MEMS麦克风。
HV ESD电源轨箝位模块106和ESD电源轨箝位模块112为芯片上的其它元件和麦克风118提供ESD保护。更具体地，使用具有高压NWELL区的横向扩散MOS(LDMOS)晶体管拓扑(本文中其它位置描述)在用于高压ESD电源轨箝位模块106的标准低压CMOS工艺中提供高压晶体管。有利地，本文描述的方法提供控制本文描述的芯片上的ESD所需的高压ESD电源轨箝位。
第一ESD保护模块108和第二ESD保护模块110为系统提供ESD保护。偏压电阻器114具有高的值使得其形成用于偏置电压的低通RC滤波器，同时其具有用于麦克风118两端的可变电压的高通特性。麦克风118两端所需的高DC电压(例如，11.5V)由电荷泵104提供。放大器116为电路提供缓冲。
在该示例中，通过在等效电容器C(表示麦克风118)上保持恒定电荷Q，从麦克风118获得有用的电信号。根据等式V＝Q/C，电容器两端的电压将与传入的声波压力成反比地变化，因此dV＝-VdC/C。实际上，由于机械和线性考虑，所以dC/C相对较小。为了获得足够的灵敏度，需要电容器(麦克风118)两端的高DC电压V。
图1中示出了在麦克风上提供(接近)恒定电荷的可能的偏置方案。电阻器114优选地具有非常高的值(例如，1兆兆欧姆)，使得其形成用于偏置电压的低通RC滤波器，同时其具有用于麦克风118两端的可变电压的高通特性。电容器两端所需的高DC电压通常由用作电容式电压倍增器(multiplier)的电荷泵104提供。对于图1中所示的特定MEMS元件而言，电荷泵104提供近似11.5V的输出电压。该电压Vbias被设置为接地以便使电容器(麦克风118)两端的DC电压最大化。对于适当的操作而言，单位增益缓冲器(unity gain buffer)116优选地具有非常高的输入电阻和非常低的输入电容。
如将理解的，MOS器件通常对静电放电(ESD)损坏非常灵敏。由于晶体管的栅极氧化物仅有几nm厚，因此该问题通常在深亚微米CMOS工艺中尤为显著。为了保护该芯片，芯片的输入/输出有利地装配有专用的ESD保护电路。
高压(HV)ESD电源轨箝位106和电荷泵104是芯片上仅有的高压元件。为了进一步降低成本，有利的是在标准低压CMOS工艺中实现这些组件。
现在参照图2，描述了高压电源轨箝位电路(例如图1的电路106)的一个示例。电路200包括第一二极管(D1)204、第二二极管(D2)202、电阻器(R1)206、电容器(C1)208和晶体管(M1)210。
第一二极管(D1)204和第二二极管(D2)202用作限压二极管。电阻器(R1)206和电容器(C1)208用于形成RC网络。晶体管(M1)210在一方面是横向扩散MOS晶体管(LDMOS)，如本文其它部分描述的。更具体地，将理解的是，包括高压NWELL区的LDMOS晶体管拓扑在低压CMOS工艺中提供高压晶体管。由此提供的箝位是芯片上需要的高压ESD电源轨箝位，以有效地控制芯片上的ESD。
在图2中所示的电路操作的一个示例中，静电放电通过驱动分流晶体管(M1)210的R1-C1网络进行检测。二极管204和202(D1和D2)限制晶体管(M1)210的栅极端子和源极端子之间的最大电压。附加的限流电阻器(图2中未示出)可以与二极管(D1和D2)串联连接。在正常操作(即，没有静电放电)期间，晶体管(M1)210截止并且电路(包括M1)不从Vdd汲取电流。漏极和源极之间以及漏极和栅极之间的击穿电压必须高于HV Vdd(例如，11.5V)。对于给定工艺而言，当这些电压高于标称值(例如，对于0.18um CMOS而言，为1.8V)时，需要真实的高压晶体管，这在之前的CMOS设计软件包中是不可用的。因此，提供了在具有高压NWELL(NW)的标准低压CMOS工艺中的横向扩散MOS晶体管(LDMOS)。
现在参照图3，描述在具有高压NWELL(NW)区(用作漏极)的标准低压CMOS工艺中的横向扩散MOS晶体管(LDMOS)。例如，该晶体管是图2中的晶体管210(M1)。晶体管300包括栅极302、NWELL区304、PWELL区306和P-区308。NWELL区304包括N+区310。PWELL区306包括N+区312(用作源极)和P+区314。分隔距离L将NWELL区304与所有相邻的PWELL区(例如306)分开。
栅极302通常由二氧化硅加上其顶部的导电层构成并且用作晶体管的一个电端子。N+区312和NWELL区304形成NMOS晶体管的源极和漏极。
HV NWELL区304被轻掺杂有施主原子。PWELL区306被轻掺杂有受主原子。P-区308被非常轻地掺杂有受主原子。HV NWELL区304增加了漏极和基板之间的击穿电压并使得系统能够处理高压。
N+区310和N+区312被重掺杂有施主原子并用做电接触。P+区314被重掺杂有受主原子并且用作与基板308的连接。
现在参照图4，描述具有包括高压ESD电源轨箝位的电荷泵滤波器的系统400的示例。系统400包括电荷泵402、高压ESD电源轨箝位404和滤波器406。滤波器406包括第一二极管(D1)410、第二二极管(D2)412、第三二极管(D3)414、第四二极管(D4)416、第一电容器(C1)418、第二电容器(Cout)420、第一晶体管(M1)422和第二晶体管(M2)424。滤波器406的目的是提供电荷泵噪声的噪声过滤。将理解的是，麦克风(例如，包括隔膜和背板的结构)的MEMS元件也附接到滤波器406的输出，但为了简洁起见，在图4中未示出。
在一方面，电荷泵402与在2012年8月28日提交的、名称为“High VoltageMultiplier for a Microphone and Method of manufacture”、发明人为Svetoslav Gueorguiev的美国专利申请13/596,229中描述的电荷泵相同并且根据相同原理构造，所述申请的内容整体上通过引用而结合于此。例如，可以使用该文献中的图4的器件。其它示例也是可以的。
高压ESD电源轨箝位404执行静电放电功能。可根据图2或图5A或图5B中示出的设计来设计高压ESD电源轨箝位404。而且，将理解的是，图5A或图5B的晶体管可根据图6或图7中所示的方法来构造。
在图4的操作的一个示例中，当该泵没有加电时，电荷泵402的输出使用人体模型(HBM)可处理约40伏特的静电放电。因此，滤波器的输出可处理大约40V+两个二极管电压降，其接近41伏特。在一方面，所需的高压ESD电源轨箝位的ESD(瞬时的)激活电平可高达近似40V(包括适当余量)。然而，关于高压ESD电源轨箝位404两端的DC电压，其必须耐受接近13伏特(在一个示例中)而不被激活，这是因为该电平是正常工作电平。
另一方面，为了具有足够的噪声过滤，在整个温度范围上，输出滤波器必须不能装载超过1pA。实际上，对于已知的HV ESD拓扑而言，这是非常高的要求。为了减轻该要求，将高压ESD电源轨箝位404定位在电荷泵402的输出处。
电荷泵402具有相对低的输出阻抗并且能提供高压ESD电源轨箝位404。然而，在该情况下，从滤波器的输出至高压ESD电源轨箝位404的大ESD电流必须经过晶体管422(M1)和424(M2)。对于良好的噪声过滤而言，这些是最小尺寸器件，并且它们通常不能处理大电流。为了提供高电流路径，相应地，晶体管422(M1)和424(M2)通过二极管410(D1)、412(D2)和414(D3)、416(D4)分流。这些二极管必须足够大(诸如，具有30um的周长)。换句话说，二极管410(D1)、412(D2)和414(D3)、416(D4)对晶体管422(M1)和424(M2)提供保护。电容器418(C1)和420(Cout)的功能是与截止器件M1、M2、D1、D2、D3和D4形成二阶RC滤波器。
因此，高压ESD电源轨箝位404可通过层叠的标准低压晶体管实现。在这方面，高压ESD电源轨箝位404的高压操作通过针对用于构造高压ESD电源轨箝位的PMOS晶体管和NMOS晶体管形成高压NWELL/DNWELL区来实现。以这种方式，在标准0.18CMOS工艺中，NWELL/DNWELL到基板的击穿电压从大约10V增加至45V。结果，消除了对昂贵的高压工艺的需求。也提供了足够的ESD保护。
将理解的是，不同的电荷泵可耐受不同的电压电平。例如，有些仅可耐受大约3伏特(当不向其供电时)，而其它一些能耐受大约40伏特。例如，图1中的电荷泵104可耐受大约3伏特(当不向其供电时)，而图4中的电荷泵402可耐受大约40伏特。本文描述的高压ESD电源轨箝位关于其触发方式也可变化。例如，图1中示出的高压ESD电源轨箝位106可对大约3伏特的电压跳变作出反应。图5A中示出的高压ESD电源轨箝位也可对大约6伏特的电压跳变作出反应。图5B的高压ESD电源轨箝位可对大约16伏特的绝对静电电压电平作出反应。因为图4中的电荷泵能耐受大约40伏特，所以图5A和图5B的方法可用于高压ESD电源轨箝位，并且同时有利地，该泵不受ESD事件的损坏。
现在参照图5A，高压ESD电源轨箝位包括第一晶体管(M1)502、第二晶体管(M2)504、第三晶体管(M3)506、第一电容器(C1)508、第二电容器(C2)510、第三电容器(C3)512、第一电阻器(R1)514、第二电阻器(R2)516和第三电阻器(R3)518。在一方面并且在图5A中的电路中，为了确保高压ESD电源轨箝位的高压操作，将PMOS晶体管和NMOS晶体管设置在图6或图7中相应地示出的HVNWELL/DNWELL中。
在一方面，该结构可以处理的最大DC电压是单个晶体管的最大电压乘以层叠晶体管的数量。在当前情况下并且取一个示例，这是大约4.3V乘以3，其等于大约12.9V。厚的栅极氧化物晶体管被用于构造该晶体管。然而，也可使用薄的栅极氧化物晶体管。在后者情况下，必须增加层叠阶段(stacked stages)的数量。
高压ESD电源轨箝位必须不影响保护电路的正常操作。对于大ESD电流而言，高压ESD电源轨箝位必须仅在向地提供低欧姆路径的ESD事件期间被激活。当保护电路不被加电时，高压ESD电源轨箝位必须也起作用。
如所示出的，图5A的高压ESD电源轨箝位由三个层叠的相同阶段(stage)构成——第一阶段(第一电阻器514(R1)、第一电容器(C1)508、第一晶体管(M1)502)、第二阶段(第二电阻器(R2)516、第二电容器(C2)510、第二晶体管(M2)504)和第三阶段(第三电阻器(R3)518、第三电容器(C3)512、第三晶体管(M3)506)。这些阶段中的每一个阶段都是“栅极耦合NMOS”保护阶段。在正常操作期间，可将12V的DC电压施加到层叠的输入。该电压在三个阶段之间被等分，使得在第一晶体管(M1)502的漏极处为4V，并且在第二晶体管(M2)504的漏极处为8V。电容器508(C1)、510(C2)和512(C3)被充电至12/3＝4V。所有晶体管的Vgs为零并且它们截止。
在正向静电放电期间，电压在输入节点处急剧上升。由于第一电阻器514(R1)、第二电阻器(R2)516和第三电阻器(R3)518，导致电容器508(C1)、510(C2)和512(C3)两端的电压不能立即变化。结果是在输入节点处的电压变化相等地分布在第一晶体管(M1)502、第二晶体管(M2)504和第三晶体管(M3)506的栅极源极端子之间。如果该电压变化比第一晶体管(M1)502、第二晶体管(M2)504和第三晶体管(M3)506的阈值电压高3倍，则晶体管导通并且提供从输入向地的低欧姆电流路径。在稍后的时间点处，第一晶体管(M1)502、第二晶体管(M2)504和第三晶体管(M3)506也可在雪崩快回模式下开始操作(见图8)。当保护电路没有加电时，电容器508(C1)、510(C2)和512(C3)两端的电压等于零，且输入节点电压变化再次相等地分布在第一晶体管(M1)502、第二晶体管(M2)504和第三晶体管(M3)506的栅极源极端子之间，类似地使它们导通。
在负向静电放电期间(相对于地而言，输入获得负电压)，存在通过第三晶体管(M3)506的DNWELL二极管形成的至地的低欧姆电流路径。
现在参照图5B，示出了高压ESD电源轨箝位的另一示例。高压ESD电源轨箝位包括第一晶体管(M4)552、第二晶体管(M5)554、第三晶体管(M6)556、第一电阻器558、第二电阻器560和第三电阻器562。
在图5的电路中并且为了确保高压ESD电源轨箝位的高压操作，PMOS晶体管和NMOS晶体管必须被设置于在图6或图7中相应地示出的HV NWELL/DNWELL中。
在一方面，该结构可处理的最大DC电压是单个晶体管的最大电压乘以层叠晶体管的数量。在当前情况下，为4.3V乘以3等于12.9V。厚的栅极氧化物晶体管可被用于构造这些晶体管。可选地，也可使用薄的栅极氧化物晶体管。在后者的情况下，必须增加层叠阶段的数量。
图5B的高压ESD电源轨箝位由三个层叠的相同阶段构成——第一阶段(R4、第一晶体管(M4)552)、第二阶段(R5、第二晶体管(M5)554)和第三阶段(R6、第三晶体管(M6)556)。这些阶段中的每一个阶段都被称作“栅极接地PMOS”保护阶段。在正常操作期间，可将12V的DC电压施加到层叠的输入。该电压在三个阶段之间被等分，使得在第一晶体管(M4)552的漏极处为大约4V，并且在第二晶体管(M5)554的漏极处为大约8V。所有晶体管的Vgs(栅极到源极)为零并且它们均截止。
在正静电放电期间，电压在输入节点处急剧上升。电压变化相等地分布在三个阶段之间。在输入电压在大约17V以上时，晶体管552(M4)、554(M5)和556(M6)在雪崩击穿快回下开始操作。寄生PNP晶体管导通并且提供了至地的低欧姆路径。
现在参照图8，示出且描述了单个晶体管800的雪崩击穿快回操作。晶体管800包括源极802、漏极804和栅极806。电路操作如下。首先，在漏极结处发生由反向偏置导致的雪崩击穿。第二，发生由体电流导致的压降。第三，基板(基极)至源极(发射极)结变成正向偏置。第四，寄生PNP晶体管导通。
现在参照图5B，在负ESD事件期间，存在由第三晶体管(M6)556的NWELL二极管形成的至地的低欧姆电流路径。
现在参照图5C，描述了HV ESD箝位的另一示例。该示例以与图5B的示例相同的方式操作。通过用NMOS晶体管570、572和574代替PMOS晶体管来实现图5C的示例。省略了电阻器。替代地，将NMOS晶体管570、572和574制作得较大。
现在参照图6，描述基板上的NWELL区和PWELL区分离的一个示例。该结构可用在图1、图2、图3、图4、图5A和图5B的晶体管中。基板602包括第一P阱区604、NWELL区606和第二PWELL区608。区606与PWELL分开距离L。
HV NWELL区606在NWELL和基板之间具有高击穿电压并且其形成被示出在图6中。这与之前的CMOS工艺形成对比，其中，没有NWELL的区域自动形成(掺杂)为PWELL。在之前的这些方法中，NWELL区和基板之间的击穿电压受NWELL至PWELL/基板结的侧壁组件的击穿电压限制。在典型的0.18um CMOS工艺中，用于之前的方法的该电压为约10伏特。
将理解的是，因为基板具有比PWELL区低的掺杂水平，所以NWELL至PWELL/基板结的底部组件具有较高的击穿电压。如本方法中并且尤其如图6中所示，通过阻挡在NWELL区606周围形成PWELL区604和608，确保了NWELL区606被低掺杂基板完全包围，从而提高了图6中的NWELL至基板结的击穿电压。换句话说，该阻挡使用具有长度L的阻挡区实现。
根据阻挡区的长度L，在标准0.18um CMOS工艺中，存在问题的击穿电压可从10伏特增加至约45伏特。适当的电路拓扑(受NWELL和基板(Vnwell-sub)之间的最大电压限制)和在临界NWELL区606周围的所述基板掺杂阻挡的组合使得能够在标准低压CMOS工艺中实现高输出电压电荷泵。在一个示例中，L为约1.8微米并且在约0.7微米与2微米之间变动。该L值的其它示例也是可以的。
将理解的是，因为基板具有比PWELL低的掺杂水平，所以相同结的底部组件具有较高的击穿电压。通过阻挡在NWELL周围形成PWELL，确保NWELL被低掺杂的基板完全包围，提高了NWELL至基板结的击穿电压。根据“阻挡区”的长度L，在标准0.18um CMOS工艺中取一个示例，存在问题的击穿电压可从大约10伏特增加至大约45伏特。
将理解的是，LDMOS晶体管拓扑和所述的高压NWELL区的组合在标准低压CMOS工艺中提供了高压晶体管。本文描述的方法提供了控制ESD所需的高压ESD电源箝位。在一方面，因为基板具有比PWELL低的掺杂水平，所以NWELL至基板结的底部组件具有比横向组件高的击穿电压。
现在参照图7，描述了用于图1、图2、图4、图5A和图5B的电路的晶体管的CMOS结构的一个示例。基板702包括PWELL区704、708、712和716、NWELL区706、710和714以及深NWELL区718。该晶体管使用三阱工艺、通过在NWELL区周围和深NWELL区718周围的基板掺杂阻挡来构造。掺杂阻挡以与本文中其它部分描述的方式相同的方式工作。
基板702被非常轻地掺杂有受主原子(P-)。PWELL区704、708、712和716被轻掺杂有受主原子并且NWELL区706、710和714被轻掺杂有施主原子，并且深NWELL区被轻掺杂有施主原子。这些区形成晶体管的块体。PWELL区(704、712和716)形成NMOS晶体管的块体。在深NWELL区(718)上方的PWELL区(708)形成隔离的NMOS晶体管的块体。NWELL区形成PMOS晶体管的块体。再次地，不存在图7中所示的全MOS晶体管。
在用于构造MOS晶体管的图7的三阱工艺中，NWELL和基板之间以及基板和深NWELL区之间的击穿电压受NWELL至PWELL/基板结的侧壁组件的击穿电压限制(在没有分隔距离L的情况下)。通过增加分隔距离L，使击穿电压增加，从而增加最大输出电压。在一个示例中，L是大约1.8微米且能够在0.7微米与5微米之间变动。尺寸的其它示例也是可以的。
在一方面，因为基板具有比PWELL低的掺杂水平，所以NWELL至基板结的底部组件具有比横向组件高的击穿电压。通过阻挡在NWELL周围形成PWELL(如图7所示)，可以确保NWELL被低掺杂的基板完全包围，提高了NWELL至基板结的击穿电压。根据“阻挡区域”的长度L，在标准0.18um CMOS工艺中，存在问题的击穿电压从10伏特增加至约45伏特。HVDNWELL的形成与已经描述的相同。
本文已经描述了本发明的优选实施方式，包括本发明人已知的用于实施本发明的最佳模式。应当理解的是，示出的实施方式仅是示例性的，并且不应该用于限制本发明的范围。

Claims (4)

1.一种电子芯片，所述芯片包括：
电荷泵，所述电荷泵被配置为提供麦克风两端的预定电压，所述电荷泵在低压CMOS工艺中实现；
至少一个高压HV静电放电ESD模块，所述至少一个HV ESD模块连接到所述电荷泵的输出，所述HV ESD模块被配置为针对所述电荷泵和连接至所述芯片的微机电系统MEMS麦克风提供ESD保护；
其中，所述至少一个HV ESD模块包括多个PMOS晶体管或NMOS晶体管，所述多个PMOS晶体管或NMOS晶体管具有在所述PMOS晶体管或NMOS晶体管中的选择的晶体管内形成的至少一个高压NWELL/DNWELL区，所述至少一个高压NWELL/DNWELL区具有足够的击穿电压，以使得能够使用低压工艺来构造所述芯片并且还使得所述HV ESD模块能够为所述芯片提供ESD保护。
2.根据权利要求1所述的芯片，其中，高压端子形成在所述多个NMOS晶体管中的选择的一个晶体管的漏极端子处，以形成LDMOS晶体管，所述高压端子对提高所选择的晶体管的漏极至源极的击穿电压是有效的。
3.根据权利要求1所述的芯片，其中，所述麦克风包括隔膜和背板。
4.根据权利要求1所述的芯片，所述芯片还包括电荷泵滤波器。
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