KR20140027015A - Esd 보호회로 및 전자기기 - Google Patents

Esd 보호회로 및 전자기기 Download PDF

Info

Publication number
KR20140027015A
KR20140027015A KR1020130075703A KR20130075703A KR20140027015A KR 20140027015 A KR20140027015 A KR 20140027015A KR 1020130075703 A KR1020130075703 A KR 1020130075703A KR 20130075703 A KR20130075703 A KR 20130075703A KR 20140027015 A KR20140027015 A KR 20140027015A
Authority
KR
South Korea
Prior art keywords
terminal
esd protection
protection circuit
mosfet
circuit
Prior art date
Application number
KR1020130075703A
Other languages
English (en)
Inventor
타다마사 무라카미
에이이치로 오토베
츠요시 스기우라
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Publication of KR20140027015A publication Critical patent/KR20140027015A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은, 복수의 스위칭 소자가 직렬 접속된 스택 구성을 갖는 정전기 방전부를 구비하고, 상기 정전기 방전부는 입력 단자와 접지 단자 사이에 설치되며, 각 상기 스위칭 소자는 적어도 제1 단자, 제2 단자 및 상기 제1 단자와 상기 제2 단자 사이의 도통 상태와 비도통 상태를 변환하는 제3 단자를 구비하고, 모두 상기 제1 단자와 상기 제3 단자 사이 및 상기 제2 단자와 상기 접지 단자가 저항으로 접속되며, 상기 입력 단자에 인가되는 전압값에 의해 도통 상태와 비도통 상태가 변환되는 것을 특징으로 하는 ESD 보호회로가 제공된다.

Description

ESD 보호회로 및 전자기기{ESD PROTECTION CIRCUIT AND ELECTRONIC APPARATUS}
본 발명은 ESD 보호회로 및 전자기기에 관한 것이다.
반도체 집적회로는 소자의 미세화 및 고밀도화와 더불어, 고집적화가 진행됨에 따라, 정전방전(ESD: Electro Static Discharge)에 의해 야기되는 데미지로 약해지고 있다. 예를 들어, 외부접속용 패드(외부패드)로부터 침입하는 정전방전으로 인해, 입력회로, 출력회로, 입출력회로 및 내부회로 등의 소자가 파괴되어 소자의 기능이 저하될 가능성이 높아지고 있다.
이로 인해, 반도체 집적회로에는, IC 기능과 관련없지만, 외부접속용 패드와 입력회로, 출력회로, 입출력회로 또는 내부회로와의 사이에 정전기로 인한 정전방전으로부터 반도체 소자를 보호하기 위한 ESD 보호회로를 반도체 집적회로의 각 패드에 설치하는 것이 신뢰성과 관련해 필수적이다. 상기 ESD 보호회로는 정전기에 의해 소자 자체가 열파괴 되지 않으며, 내부회로로 정전기가 침입하기 전에 재빨리 전하를 제거해 내부회로를 과전압으로부터 보호하는 것이 필수 조건이 되고 있다.
이러한 ESD 보호회로로는, 다이오드를 스택시킨 회로가 대표적이다(예를 들어, 특허문헌 1 등을 참조). 다이오드를 스택시킨 ESD 보호회로의 동작예는 후술한다. 패드에 대전압이 인가된 경우에 다이오드을 스택시킨 ESD 보호회로에, 항복현상에 의해 전류가 흐르게 됨으로써 반도체 소자를 보호할 수 있는 것이다.
일본특허공개공보 제2009-224803호
그러나, 예를 들어, 무선회로용 집적회로의 고주파 패드, 특히 10V 이상의 대신호를 취급하는 패드에 있어서, ESD 보호회로로 종래의 다이오드를 이용할 경우, 신호를 열화시키지 않기 위해서는 스택수를 많게 해야 한다. 스택수의 증가는 그대로 회로 면적의 증대로 이어지고, 소형화가 바람직한 무선회로용 집적회로의 ESD 보호회로로 다이오드를 스택시킨 회로는 적합하지 않다.
본 발명은 상기 과제를 해결하기 위한 것이며, 본 발명의 목적은 대신호를 취급할 경우에 적합하면서 회로 규모를 감소시킬 수 있는 새롭고 개선된 ESD 보호회로 및 전자기기를 제공하는 데 있다.
상기 과제를 해결하기 위해, 본 발명의 일견지에 따르면, 복수의 스위칭 소자가 직렬 접속된 스택 구성을 갖는 정전기 방전부를 구비하고, 상기 정전기 방전부는 입력 단자와 접지 단자의 사이에 설치되며, 각 상기 스위칭 소자는 적어도 제1 단자, 제2 단자 및 상기 제1 단자와 상기 제2 단자 사이의 도통 상태와 비도통 상태를 변환하는 제3 단자를 구비하고, 모두 상기 제1 단자와 상기 제3 단자 사이 및 상기 제2 단자와 상기 접지 단자가 저항으로 접속되며, 상기 입력 단자에 인가되는 전압값에 의해 도통 상태와 비도통 상태가 변환되는 것을 특징으로 하는 ESD 보호회로가 제공된다.
상기 구성에 따르면, 정전기 방전부는 복수의 스위칭 소자가 직렬 접속된 스택 구성을 갖는다. 또한, 각 스위칭 소자는 적어도 제1 단자, 제2 단자 및 상기 제1 단자와 상기 제2 단자 사이의 도통 상태와 비도통 상태를 변환하는 제3 단자를 구비하고, 제1 단자와 제3 단자 사이 및 제2 단자와 상기 접지 단자가 저항으로 접속되며, 입력 단자에 인가되는 전압값에 의해 도통 상태와 비도통 상태가 변환된다. 그 결과, 상기 ESD 보호회로는 대신호를 취급할 경우에 적합하고 회로 규모를 감소시킬 수 있다.
상기 스위칭 소자는 n채널 MOSFET일 수 있다.
상기 n채널 MOSFET은 모두 동일한 특성을 가질 수 있다.
상기 n채널 MOSFET은 상기 입력 단자에 가까울수록 낮은 역치 전압을 가질 수 있다.
상기 n채널 MOSFET은 상기 입력 단자에 가까울수록 높은 역치 전압을 가질 수 있다.
상기 스위칭 소자는 SOI(Silicon On Insulator) 기판 상에 형성될 수 있다.
상기 스위칭 소자는 상기 입력 단자 바로 아래에 레이아웃될 수 있다.
상기 정전기 방전소자는 n채널 벌크 CMOSFET일 수 있다.
또한, 상기 과제를 해결하기 위해, 본 발명의 다른 견지에 따르면, 상기 ESD 보호회로를 구비하는 것을 특징으로 하는 전자기기가 제공된다.
상기한 바와 같이, 본 발명에 따르면, 대신호를 취급하는 경우에 적합하고 회로 규모를 감소시킬 수 있는 새롭고 개선된 ESD 보호회로를 제공할 수 있다.
도 1은 종래의 다이오드를 스택시켜 구성하는 ESD 보호회로의 일례를 나타내는 설명도이다.
도 2는 본 발명의 일실시형태에 따른 ESD 보호회로(100)의 구성예를 나타내는 설명도이다.
도 3은 본 발명의 일실시형태에 따른 ESD 보호회로(100)를 구비한 검사장치(200)의 회로 구성예를 나타내는 설명도이다.
도 4는 본 발명의 일실시형태에 따른 ESD 보호회로(100)에 있어서의 MOSFET(110)의 드레인 전위(Vd), 게이트 전위(Vg), 소스 전위(Vs)의 시간축에 따른 변화예를 나타내는 설명도이다.
도 5는 일반적인 ESD 보호회로를 구비한 전자기기의 회로 구성예를 나타내는 설명도이다.
도 6은 일반적인 ESD 보호회로를 구비한 전자기기의 회로 구성예를 나타내는 설명도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 또한, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
<1. 종래의 ESD 보호회로>
우선, 일반적인 ESD 보호회로를 구비한 전자기기의 회로 구성예에 대해 설명한다. 도 5는 일반적인 ESD 보호회로를 구비한 전자기기의 회로 구성예를 나타내는 설명도이다. 도 5를 참조하여 일반적인 ESD 보호회로를 구비한 전자기기의 회로 구성예를 설명함과 동시에, ESD 펄스의 인가 모델에 대해서도 설명한다.
도 5에 도시된 ESD 펄스의 인가 모델은 고압 전원(HV)에 의해 커패시터(C1)에 대전된 고압 정전기가 인체나 공기 등의 저항체(Rs)를 거쳐 반도체 장치(1)로 흘러 들어가는 모델이다. 반도체 장치(1)에는 신호단자(2)와 접지단자(3)에 접속되는 내부회로(4)의 입력단에 ESD 보호회로(5)가 설치된다.
도 6은 ESD 전류(Iesd)가 반도체 장치(1)로 흘러 들어가는 모습을 나타내는 설명도이다. 도 5에 도시된 ESD 펄스의 인가 모델에서는, 도 6에 나타난 바와 같이, 반도체 장치(1)에 인가된 ESD 펄스에 의해 ESD 전류(Iesd)가 흘러 들어간다.
상기 ESD 펄스 인가에서는, ESD 전류(Iesd)의 피크치가 수 A 오더(
Figure pat00001
), 지속시간이 수 μsec이고, 반도체 장치(1)에 ESD 전류(Iesd)가 강제적으로 유입된다. 따라서, ESD 보호회로(5)는 낮은 저항으로 그 ESD 전류(Iesd)를 바이패스 시켜서 내부회로(4)에 과전압이 인가되지 않도록 할 필요가 있다.
이렇게 내부회로(4)에 과전압이 인가되지 않는 ESD 보호회로의 구성이 다수 제안되었다. 그 중, 대표적인 것이 후술하는, 다이오드를 스택시켜 구성하는 ESD 보호회로이다.
다음으로, 종래의 다이오드를 스택시켜 구성하는 ESD 보호회로의 일예를 설명한다. 도 1은 종래의 다이오드를 스택시켜 구성하는 ESD 보호회로의 일예를 나타내는 설명도이다. 도 1에는 패드(10)와 접지 단자(GND) 사이에 직렬 접속된 다이오드(11, 12)로 이루어진 ESD 보호회로(5)의 일예가 도시되어 있다.
도 1에 도시된 ESD 보호회로는 평상시에는 다이오드(11)에 전류가 흐르지 않는다. 그러나, 패드(10)에 ESD에 의해 대전압이 가해지면, 항복현상에 의해 다이오드(11)에 전류가 흐르게 된다. 따라서, 도 1에 도시된 ESD 보호회로는 패드(10)에 ESD에 의해 대전압이 가해진 경우라도 뒷부분의 반도체 집적회로를 적절히 보호할 수 있다.
예를 들어, 하나의 다이오드(11)의 항복전압이 0.7V인 경우, 상기 다이오드(11)를 직렬로 3개 접속하면, 패드(10)에 2.1V 이상의 전압이 가해진 경우에 항복현상에 의해 다이오드(11)에 전류가 흐르게 된다.
그러나, 무선회로용 집적회로의 고주파 패드, 특히 10V 이상의 대신호를 취급하는 패드에 있어서, ESD 보호회로로 도 1에 도시된 바와 같이 다이오드를 스택시킨 회로를 이용할 경우, 신호를 열화시키지 않기 위해 스택수를 많게 해야 한다. 또한, 플러스 마이너스 양(?) 전압에 대응시키기 위해서라도, 도 1에 나타난 바와 같이 다이오드의 스택 구성을 역평행하도록 할 필요가 있다.
예를 들어, 10V 이상의 대신호를 취급하는 패드에 있어서, 상술한 항복전압이 0.7V인 다이오드를 이용하려면, 다이오드를 적어도 15개 직렬 접속시켜야 한다. 도 1에 나타난 바와 같이, 다이오드의 스택 구성을 역평행하도록 할 필요가 있기 때문에 적어도 15개 직렬 접속된 다이오드를 2열 마련해야 한다.
다이오드의 스택수 증가는 그대로 회로 면적의 증대로 이어지고, 소형화가 바람직한 무선회로용 집적회로의 ESD 보호회로로 도 1에 도시된 바와 같이 다이오드를 스택시킨 회로는 적합하지 않다.
이하에 설명하는 본 발명의 실시형태에서는, 게이트 단자에 저항을 접속시킨 FET(Field Effect Transistor; 전계효과트랜지스터)를 스택시켜 배치한 ESD 보호회로를 제시한다. FET를 스택시켜 배치함으로써, 동일한 단수(段?)의 다이오드로 인한 ESD 보호회로에 비해 회로 규모를 작게 할 수 있다.
<2. 본 발명의 일실시형태>
도 2는 본 발명의 일실시형태에 따른 ESD 보호회로(100)의 구성예를 나타내는 설명도이다. 이하에서는, 도 2를 참조해 본 발명의 일실시형태에 따른 ESD 보호회로(100)의 구성예에 대해 설명한다.
도 2에 나타난 바와 같이, 본 발명의 일실시형태에 따른 ESD 보호회로(100)는 입력패드단자(101)와 접지 단자(GND) 사이에 n채널 MOSFET(110)을 직렬 접속한 스택 구성을 가지며, 각 MOSFET(110)의 게이트를 저항(R1)을 통해 접지 단자(GND)에 접속하는 구성을 갖는다. 또한, 본 발명의 일실시형태에 따른 ESD 보호회로(100)는 각 MOSFET(110)의 소스와 드레인 사이를 저항(R2)을 통해 접속하는 구성을 갖는다.
MOSFET(110)은 본 발명의 스위칭 소자의 일예로, 역치 전압(Vth) 이상의 전압이 게이트에 가해지지 않으면, 각 MOSFET(110)은 오프 상태가 되고, 드레인-소스 사이에 전류가 흐르지 않는다. 따라서, 입력패드단자(101)에 소정치 이상의 전압이 가해지지 않으면, 입력패드단자(101)로부터 MOSFET(110)을 통해 접지 단자(GND)로 전류가 흐르지 않는다.
한편, 각 MOSFET(110)의 게이트에 역치 전압(Vth) 이상의 전압이 가해지면, 각 MOSFET(110)은 온 상태가 되고, 드레인-소스 사이에 전류가 흐르게 된다. 따라서, 입력패드단자(101)에 소정치 이상의 전압이 가해지면, 입력패드단자(101)로부터 MOSFET(110)을 통해 접지 단자(GND)로 전류가 흐르게 된다.
그 결과, 도 2에 도시된 본 발명의 일실시형태에 따른 ESD 보호회로(100)는 뒷부분의 집적회로(미도시)에 큰 전압이 인가됨으로써 발생하는 소자의 파괴를 막을 수 있다.
각 MOSFET(110)의 게이트와 접지 단자(GND) 사이에 설치되는 저항(R1) 및 각 MOSFET(110)의 소스와 드레인 사이에 설치되는 저항(R2)은 비교적 큰 전기 저항(예를 들어, 1~수 10kΩ 정도이상)을 사용하는 것이 바람직하다.
또한, 각 MOSFET(110)의 소스와 드레인 사이에 설치되는 저항(R2)은 초기 상태(ESD 보호회로(100)에 전류가 흐르지 않는 상태)에서 MOSFET(110) 사이의 전위를 적절한 값으로 유지하기 위해 설치되는 저항이다. 초기 상태에서 MOSFET(110) 사이의 전위를 적절한 값으로 유지해 둠으로써, 입력패드단자(101)에 대전압이 인가될 때, 적절히 ESD 보호회로(100)로 전류를 바이패스 시킬 수 있다,
이상, 도 2를 참조해 본 발명의 일실시형태에 따른 ESD 보호회로(100)의 구성예에 대해 설명했다. 여기서, 도 2에 도시된 ESD 보호회로는 SOI(Silicon On Insulator) 기판 상에 형성된 MOSFET(110)으로 구성될 수 있다. SOI 기판은 Si 기판과 표면 Si층 사이에 SiO2를 삽입한 구조의 기판이다. 실리콘 기판이 일반적인 벌크 실리콘일 경우, 실리콘 p 기판 상에 형성되는 n채널 MOSFET에서는 소스 및 드레인 영역이 n이 되고, n채널 MOSFET과 실리콘 기판의 경계에 PN 다이오드가 형성된다. 이 경우, 마이너스 서지 전압 또는 고주파 신호 전압이 가해지면, 상기 PN 다이오드를 통해 방전될 가능성도 있고, 고주파 신호의 누전 및 ESD 내성 설계시의 예측이 어려워진다. 한편, SOI 기판 상에 형성된 MOSFET의 경우, SiO2 산화막에 의해 기판과 MOSFET이 분리되어 있기 때문에 일반적인 벌크 실리콘일 경우에 형성되는 PN 다이오드가 존재하지 않는다. 따라서, SOI 기판 상에 MOSFET을 형성하면, 예를 들어, 서지 전압이 마이너스 전압이어도 플러스 전압과 마찬가지로 방전될 수 있고, 고주파 신호의 누전 및 정부(정부(正負) 동등한 ESD 내성 설계시의 예측이 용이해진다. 이하, 본 발명의 일실시형태에 따른 ESD 보호회로(100)가 어떻게 정전기로 인한 정전방전로부터 반도체 소자를 적절히 보호할 수 있는지에 대해 설명한다.
도 3은 본 발명의 일실시형태에 따른 ESD 보호회로(100)를 구비한 검사장치(200)의 회로 구성예를 나타내는 설명도이다. 도 3에는 ESD 보호회로(100)의 앞부분에 HBM(Human Body Model)에 따른 검사회로(210)가 설치된 구성이 도시되어 있다. 또한, 도 3에는 ESD 보호회로(100) 중 입력단과 가장 가까운 MOSFET(110)만 도시되어 있다.
도 3에 도시된 검사회로(210)는 스위치(211), 저항(R11), 커패시터(C11)가 직렬 접속되는 구성을 갖는다. 저항(R11)의 저항치는 예를 들어 1.5kΩ이고 커패시터(C11)의 용량은 예를 들어 100pF이다. 또한, 검사회로(210)에는 1kW의 전력이 공급되고 있다고 가정한다.
ESD 보호회로(100)를 검사하기 위해 스위치(211)가 온 되면, ESD 보호회로(100)의 입력 전압(Vin)이 상승한다. 여기서, MOSFET(110)의 게이트-드레인 사이의 기생용량(Cgd, 또는 게이트-소스 사이의 기생용량(Cgs))와 저항(R1)을 곱한 값이 충분히 크다면, MOSFET(110)의 게이트 전위(Vg)는,
Vg=(Vd+Vs)/2 ... (1)
이 된다. 단, 상기 수식(1)에서, Vd는 MOSFET(110)의 드레인 전위이고, Vs는 MOSFET(110)의 소스 전위이다.
또한, 스위치(211)가 온 되고, 커패시터(C1)에 축적된 전하가 ESD 보호회로(100)로 흘러 ESD 보호회로(100)의 입력 전압(Vin)이 상승하면, 동시에 MOSFET(110)의 드레인-소스 사이의 전압(Vds)는,
Vds=Vin/N ...(2)
가 된다. 단, 상기 수식(2)에서, N은 직렬 접속된 MOSFET(110)의 수이다.
그 결과, MOSFET(110)의 게이트-소스 사이의 전압(Vgs)는 점차 상승해 간다. 그리하여 MOSFET(110)의 게이트-소스 사이의 전압(Vgs)이 MOSFET(110)의 역치 전압(Vth) 이상이 되면, 스택 구성된 MOSFET(110)은 온 상태가 되고, MOSFET(110)의 드레인-소스 사이에 전류가 흐르게 된다.
MOSFET(110)이 온 상태가 되고, MOSFET(110)의 드레인-소스 사이에 전류가 흐르게 되면, 점차 MOSFET(110)의 드레인 전위(Vd) 및 소스 전위(Vs)도 저하하기 시작한다. 이로 인해, ESD 보호회로(100)의 입력 전압(Vin)의 입력 전압 역시 급격히 저하한다.
ESD 보호회로(100)는 상기와 같이 동작함으로써, 정전기로 인한 정전방전로부터 반도체 소자를 적절히 보호할 수 있다.
정전기로 인한 정전방전으로부터 ESD 보호회로(100)에 따른 반도체 소자의 보호까지의 과정을 그래프를 이용해 보다 상세히 설명한다. 도 4는 본 발명의 일실시형태에 따른 ESD 보호회로(100)에서의 MOSFET(110)의 드레인 전위(Vd), 게이트 전위(Vg), 소스 전위(Vs)의 시간축에 따른 변화예를 나타내는 설명도이다.
상술한 바와 같이, MOSFET(110)의 게이트 전위(Vg)는,
Vg=(Vd+Vs)/2 ...(1)
의 관계를 갖는다.
또한, 스위치(211)가 온 되고, ESD 보호회로(100)의 입력 전압(Vin)이 상승하면, MOSFET(110)의 드레인-소스 사이의 전압(Vds)은,
Vds=Vin/N ...(3)
이 된다. 즉, 스위치(211)가 온 되고, ESD 보호회로(100)의 입력 전압(Vin)이 상승하면, ESD 보호회로(100)에서의 MOSFET(110)의 드레인 전위(Vd), 게이트 전위(Vg), 소스 전위(Vs)는 예를 들어 t=t0 시점까지는 도 4에 나타난 바와 같이 상승해 간다.
이후, t=t0 시점에서 MOSFET(110)의 게이트 전위(Vg)와 소스 전위(Vs)와의 전위차인 게이트-소스 사이의 전압(Vgs)이 MOSFET(110)의 역치 전압(Vth) 이상이 되면, 스택 구성된 MOSFET(110)은 온 상태가 되고, MOSFET(110)의 드레인-소스 사이에 전류가 흐르게 된다. 즉, MOSFET(110)의 드레인 전위(Vd), 게이트 전위(Vg), 소스 전위 (Vs)가 도 4에 나타난 바와 같이 급격히 저하해 접지 전위에 가까워진다.
만약, MOSFET(110)의 게이트-드레인 사이의 기생용량 (Cgd, 또는 게이트-소스 사이의 기생용량(Cgs))와 저항(R1)을 곱한 값이 충분히 크다면, 1/(Cgd × Rg)는 MOSFET(110)의 드레인 전위(Vd)의 고주파 성분보다도 훨씬 더 작아진다. 따라서, 도 2에 도시된 ESD 보호회로(100)는 무선회로용 집적회로 고주파 패드, 특히 10V 이상의 대신호를 취급하는 패드에 있어서의 ESD 보호회로로 적절하다.
이상, 본 발명의 일실시형태에 따른 ESD 보호회로(100)가 정전기로 인한 정전방전로부터 반도체 소자를 적절히 보호할 수 있음을 설명했다. 또한, 상기 설명에서는, ESD 보호회로(100)의 입력 전압(Vin)이 플러스 극성을 갖는 경우에 대해 설명했으나, ESD 보호회로(100)의 입력 전압(Vin)이 마이너스 극성을 갖는 경우에도 마찬가지로 본 발명의 일실시형태에 따른 ESD 보호회로(100)가 정전기로 인한 정전방전으로부터 반도체 소자를 적절히 보호할 수 있음은 말할 필요도 없다.
또한, 본 발명의 일실시형태에 따른 ESD 보호회로(100)를 회로도로 설명하면, 예를 들어, 도 2에 나타난 바와 같은 구성을 갖지만, 회로 레이아웃은 뒷부분의 보호해야 할 반도체 소자와의 균형을 고려해 다양한 형태를 취할 수 있음은 말할 필요도 없다. 예를 들어, MOSFET(110)을 입력패드단자(101) 바로 아래에 레이아웃하는 구성을 취할 수 있다.
또한, 본 발명의 일실시형태에 따른 ESD 보호회로(100)에 있어서 스택 구성된 MOSFET(110)은 전부 동일한 특성(역치 전압)을 가질 수도 있고, 다른 특성(역치 전압)을 가질 수도 있다. 스택 구성된 MOSFET(110)을 다른 특성을 갖도록 할 경우, ESD 보호회로(100)는 입력패드단자(101)에 가까운 MOSFET(110)으로부터 순차로 역치 전압이 커지도록 스택 구성시킬 수 있다. 또한, ESD 보호회로(100)는 입력패드단자(101)에 가까운 MOSFET(110)으로부터 순차로 역치 전압이 작아지도록 스택 구성시킬 수도 있다.
<3. 결론>
상술한 바와 같이, 본 발명의 일실시형태에 따른 ESD 보호회로(100)는 n채널 MOSFET(110)이 직렬 접속된 스택 구성을 가지며, 입력 전압이 상승해서 MOSFET(110)의 게이트 전위(Vg)와 소스 전위(Vs)와의 전위차인 게이트-소스 사이의 전압(Vgs)이 MOSFET(110)의 역치 전압(Vth) 이상이 되면, MOSFET(110)은 온 상태가 되고, MOSFET(110)의 드레인-소스 사이에 전류가 흐르게 된다.
MOSFET(110)이 온 상태가 되고, MOSFET(110)의 드레인-소스 사이에 전류가 흐름으로써, 본 발명의 일실시형태에 따른 ESD 보호회로(100)는 정전기로 인한 정전방전이 발생해도 신속하게 전류를 접지 전위로 흐르게 할 수 있기 때문에, 정전기로 인한 정전방전으로부터 반도체 소자를 적절히 보호할 수 있다.
또한, 본 발명의 일실시형태에 따른 ESD 보호회로(100)는 도 1에 도시된 다이오드를 이용한 종래의 ESD 보호회로와 같은 역평행 구성을 취할 필요가 없고, 다이오드를 이용한 종래의 ESD 보호회로에 비해 동일한 전압을 보호하려고 할 경우의 회로 면적이 작다. 따라서, 본 발명의 일실시형태에 따른 ESD 보호회로(100)는 무선회로용 집적회로의 고주파 패드, 특히 10V 이상의 대신호를 취급하는 패드에 있어서의 ESD 보호회로로 매우 적절하다.
또한, 다이오드를 이용한 종래의 ESD 보호회로는 다이오드 제작시에 다이오드용 마스크를 필요로 하고, 제조비용이 증가할 우려가 있다. 반면, 본 발명의 일실시형에 따른 ESD 보호회로(100)는 다이오드용 마스크를 필요로 하지 않기 때문에 다이오드 제작이 고려되지 않을 경우에도 이용할 수 있다.
이상에서 본 발명의 실시형태에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
예를 들어, MOSFET(110)에 벌크 CMOS 디바이스를 이용할 수 있다. MOSFET(110)에 벌크 CMOS 디바이스를 이용할 경우, 전위를 격리(isolate)시키기 위해 벌크 단자를 저항을 통해 접지 단자에 접속시킬 수도 있다. MOSFET(110)에 벌크 CMOS 디바이스를 이용하고 벌크 단자를 저항을 통해 접지 단자에 접속시킴으로써, 전위를 격리(isolate)시켜 정전기로 인한 정전방전으로부터 반도체 소자를 적절히 보호할 수 있다.
100 ESD 보호회로
101 입력패드단자
110 MOSFET
200 검사장치
210 검사회로
211 스위치

Claims (9)

  1. 복수의 스위칭 소자가 직렬 접속된 스택 구성을 갖는 정전기 방전부를 구비하고,
    상기 정전기 방전부는 입력 단자와 접지 단자 사이에 설치되며,
    각 상기 스위칭 소자는 적어도 제1 단자, 제2 단자 및 상기 제1 단자와 상기 제2 단자 사이의 도통 상태와 비도통 상태를 변환하는 제3 단자를 구비하고, 모두 상기 제1 단자와 상기 제3 단자 사이 및 상기 제2 단자와 상기 접지 단자가 저항으로 접속되며, 상기 입력 단자에 인가되는 전압값에 의해 도통 상태와 비도통 상태가 변환되는 ESD 보호회로.
  2. 제1항에 있어서,
    상기 스위칭 소자는 n채널 MOSFET인 ESD 보호회로.
  3. 제2항에 있어서,
    상기 n채널 MOSFET은 전부 동일한 특성을 갖는 ESD 보호회로.
  4. 제2항에 있어서,
    상기 n채널 MOSFET은 상기 입력 단자에 가까울수록 낮은 역치 전압을 갖는 ESD 보호회로.
  5. 제2항에 있어서,
    상기 n채널 MOSFET은 상기 입력 단자에 가까울수록 높은 역치 전압을 갖는 ESD 보호회로.
  6. 제1항에 있어서,
    상기 스위칭 소자는 SOI(Silicon On Insulator) 기판 상에 형성되는 ESD 보호회로.
  7. 제1항에 있어서,
    상기 스위칭 소자는 상기 입력 단자의 바로 아래에 레이아웃되는 ESD 보호회로.
  8. 제1항에 있어서,
    상기 스위칭 소자는 n채널 벌크 CMOSFET인 ESD 보호회로.
  9. 제1항에 기재된 ESD 보호회로를 구비하는 전자기기.
KR1020130075703A 2012-08-24 2013-06-28 Esd 보호회로 및 전자기기 KR20140027015A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-185269 2012-08-24
JP2012185269A JP2014045004A (ja) 2012-08-24 2012-08-24 Ｅｓｄ保護回路及び電子機器

Publications (1)

Publication Number Publication Date
KR20140027015A true KR20140027015A (ko) 2014-03-06

Family

ID=50396092

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130075703A KR20140027015A (ko) 2012-08-24 2013-06-28 Esd 보호회로 및 전자기기

Country Status (2)

Country Link
JP (1) JP2014045004A (ko)
KR (1) KR20140027015A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7426702B2 (ja) 2020-02-13 2024-02-02 ザインエレクトロニクス株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61263255A (ja) * 1985-05-17 1986-11-21 Matsushita Electronics Corp 半導体装置のサ−ジ保護回路
GB2283622B (en) * 1993-11-03 1998-01-14 Plessey Semiconductors Ltd Overvoltage protection circuit
JPH1032260A (ja) * 1996-07-12 1998-02-03 Yamaha Corp 入力保護回路
US6172383B1 (en) * 1997-12-31 2001-01-09 Siliconix Incorporated Power MOSFET having voltage-clamped gate
JP3948822B2 (ja) * 1998-04-21 2007-07-25 ローム株式会社 半導体集積回路
US6222236B1 (en) * 1999-04-30 2001-04-24 Motorola, Inc. Protection circuit and method for protecting a semiconductor device
JP5396053B2 (ja) * 2008-10-07 2014-01-22 新日本無線株式会社 半導体静電保護装置

Also Published As

Publication number Publication date
JP2014045004A (ja) 2014-03-13

Similar Documents

Publication Publication Date Title
US6970336B2 (en) Electrostatic discharge protection circuit and method of operation
US10026712B2 (en) ESD protection circuit with stacked ESD cells having parallel active shunt
US9036312B2 (en) Semiconductor device
US9406695B2 (en) Circuit and method for improving ESD tolerance and switching speed
US9373612B1 (en) Electrostatic discharge protection circuits and methods
CN102693978A (zh) 静电放电保护电路
US11552467B2 (en) Overvoltage protection
CN109792147B (zh) 用于低泄漏应用的esd保护电荷泵有源钳位
TWI521824B (zh) 靜電放電防護電路及具有此電路的電壓調節器晶片
US20180083440A1 (en) Integrated circuit electrostatic discharge protection with disable-enable
US8755156B2 (en) Structure of protection of an integrated circuit against electrostatic discharges
US10381826B2 (en) Integrated circuit electrostatic discharge protection
US10749336B2 (en) ESD protection circuit with passive trigger voltage controlled shut-off
CN101533830B (zh) 高压垫的静电放电保护装置
KR101068569B1 (ko) 반도체 소자의 보호회로
KR20140027015A (ko) Esd 보호회로 및 전자기기
US9979185B2 (en) Electrostatic protection circuit and integrated circuit
US10607949B2 (en) Electrostatic discharge (ESD) protection for a high side driver circuit
KR101239102B1 (ko) Ｅｓｄ보호 회로
US7566935B2 (en) ESD structure without ballasting resistors
US10340265B2 (en) Compact protection device for protecting an integrated circuit against electrostatic discharge
TW202236772A (zh) 靜電放電電路及其操作方法
EP3425668A1 (en) Electrostatic discharge protection device
KR100388178B1 (ko) 스택형 ｍｏｓ 트랜지스터 보호 회로
KR20070070966A (ko) 정전기 방전 보호 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application