JP6604439B2

JP6604439B2 - Ｍｅｍｓ容量センサ

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Publication number: JP6604439B2
Application number: JP2018531381A
Authority: JP
Inventors: ギノロッカ，; トマシュハンズリク，
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Priority date: 2015-12-21
Filing date: 2015-12-21
Publication date: 2019-11-13
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Description

可変容量を用いて出力信号を提供するＭＥＭＳ容量センサを開示する。さらに、ＭＥＭＳ容量センサの出力信号を増幅するための装置を記載する。

ＭＥＭＳ容量センサの出力信号を増幅するための装置（構成、回路）は、ＭＥＭＳ容量センサと、ＭＥＭＳ容量センサに結合された信号処理回路とを含む。ＭＥＭＳ容量センサは、ＭＥＭＳマイクロホンとして構成することができる。信号処理回路は、ＭＥＭＳ容量センサを作動させるためのバイアス電圧を提供し、ＭＥＭＳ容量センサの出力信号を増幅し、増幅された出力信号を出力するように構成される。バイアス電圧は、ＭＥＭＳ容量センサの、可変容量を有するキャパシタをバイアスするために用いられる。

信号処理回路は、ＡＳＩＣ信号処理回路として構成することができ、増幅器、例えば反転増幅器と、正／負のバイアス電圧発生器、例えばバイアス電圧ポンプとを含んでよく、ＭＥＭＳ容量センサのためのバイアス電圧を提供するとともに、ＭＥＭＳ容量センサの出力端子に結合されてＭＥＭＳ容量センサの出力信号を受信する信号処理回路の入力端子と、受信されたＭＥＭＳ容量センサの出力信号を増幅する増幅器との間の信号経路に配置された大きなＡＣ結合容量を提供する。

ＭＥＭＳ容量センサの出力端子から出力され、信号処理回路の入力端子に入力される出力信号は、ＭＥＭＳ容量センサのコンデンサのバックプレートから取得されてよい。キャパシタのバックプレートは、寄生容量が最も小さい側であってよい。ＭＥＭＳ容量センサのキャパシタの膜は、信号処理回路の増幅器の「基準接地」に接続されてよい。

標準的なＣＭＯＳプロセスでは、ＡＣ結合容量は、ＭＥＭＳ容量センサのキャパシタのバックプレートと信号処理回路のバルク基板との間に不可避の寄生容量があるため、ＭＥＭＳ容量センサのキャパシタのバックプレートからの信号のある程度の損失を引き起こす。ＭｉＭキャパシタオプションを提供する高度な（又は高価な）プロセスを用いることができる。この場合、寄生部分は、結合容量の容量値の数パーセント、例えば２％に過ぎない。しかし、寄生効果は、信号処理回路によって受信されるＭＥＭＳ容量センサの出力信号を劣化させ、その結果、ＭＥＭＳ容量センサ、例えばＭＥＭＳマイクロホンのＳＮＲ（信号対雑音比）がさらに悪化する。

ＭＥＭＳ容量センサに電源及びバイアス電圧を提供し、ＭＥＭＳ容量センサの出力信号を増幅するために、信号処理回路に結合され得るＭＥＭＳ容量センサを提供し、ＭＥＭＳ容量センサの出力信号の増幅プロセスに与える寄生効果の影響が低減されることが望まれている。さらに、ＭＥＭＳ容量センサの出力信号を増幅するための装置を提供し、ＭＥＭＳ容量センサの出力信号の増幅プロセスに与える寄生効果の影響が低減されることが望まれている。

ＭＥＭＳ容量センサとＭＥＭＳ容量センサの出力信号を増幅するための増幅器とを作動させるためのバイアス電圧を提供する信号処理回路に結合され得るＭＥＭＳ容量センサであって、ＭＥＭＳ容量センサの出力信号の増幅に影響を与える可能性のある寄生効果が低減されるＭＥＭＳ容量センサの一実施形態が、請求項１に特定されている。

ＭＥＭＳ容量センサは、基板上に配置され、可変距離で互いに分離されたバックプレートと膜を含み、可変容量を有するキャパシタを含む。容量センサは、バックプレートに接続され、出力信号を出力する出力端子を含む。容量センサは、バイアス電圧を印加するバイアス電圧入力端子をさらに含む。バイアス電圧入力端子は、膜に接続される。容量センサは、電源電圧を印加する電源電圧入力端子を含む。電源電圧入力端子は、ＭＥＭＳ容量センサの基板／バルクに接続される。ＭＥＭＳ容量センサは、膜とバックプレートとの間の距離に応じて出力信号のレベルを生成するように構成される。

請求項６には、ＭＥＭＳ容量センサの出力信号を増幅するための装置であって、ＭＥＭＳ容量センサの出力信号の増幅プロセスに与える寄生効果の影響が低減される構成が記載されている。

この装置は、上述したようなＭＥＭＳ容量センサと、信号処理回路とを含む。信号処理回路は、ＭＥＭＳ容量センサに電源電圧を印加する電源電圧出力端子と、増幅された出力信号を出力する信号出力端子とを有する。信号処理回路の電源電圧出力端子は、ＭＥＭＳ容量センサの電源電圧入力端子に接続される。信号処理回路は、ＭＥＭＳ容量センサの出力信号を増幅し、増幅された出力信号を信号処理回路の信号出力端子に提供する増幅器を含む。信号処理回路の増幅器は、電源電圧出力端子と、基準電圧を印加する基準端子との間に配置される。

上述したようなＭＥＭＳ容量センサと信号処理回路とを含む装置は、ＭＥＭＳマイクロホンなどのＭＥＭＳ容量センサのＳＮＲ（信号対雑音比）性能、及び／又は信号処理回路のコスト削減の点で利点をもたらすＭＥＭＳ容量センサの３つのピンの接続を含む、ＭＥＭＳ容量センサと信号処理回路とのインタフェースを提供することを可能にする。

ＭＥＭＳ容量センサのキャパシタの膜は、ＭＥＭＳ容量センサのキャパシタを作動させる／バイアスするためのバイアス電圧を印加するために、バイアス電圧入力端子、例えばバイアスパッドに接続される。ＭＥＭＳ容量センサのキャパシタのバックプレートは、ＭＥＭＳ容量センサの出力端子／信号処理回路の入力端子、例えば信号処理回路のＩＮパッドに結合される。さらに、ＭＥＭＳ容量センサのバルク／基板は、ＭＥＭＳ容量センサの電源電圧入力端子又は信号処理回路の増幅器用のＡＣ接地として構成された信号処理回路の電源電圧出力端子に接続される。

信号処理回路の実施形態は、ＭＥＭＳ容量センサの出力信号を受信する信号処理回路の信号入力端子と信号処理回路の増幅器の制御端子との間の信号経路上に、結合容量を設けることを回避できるようにし、したがって、ＭＥＭＳ容量センサの出力信号から容量を負荷する必要がない。

図１Ａは、可変容量を有するキャパシタを有するＭＥＭＳ容量センサの実施形態を示す図である。図１Ｂは、信号処理回路によってＭＥＭＳ容量センサの出力信号を増幅するための装置の一実施形態を示す図である。図２は、信号処理回路によってＭＥＭＳ容量センサの出力信号を増幅するための装置の電気回路を示す図である。図３は、信号処理回路によってＭＥＭＳ容量センサの出力信号を増幅するための装置の電気回路の改良された実施形態を示す図である。

以下、本ＭＥＭＳ容量センサ及びＭＥＭＳ容量センサの出力信号を増幅するための装置の異なる実施形態を示す添付図面を参照して、本発明に係るセンサ及び装置をさらに詳細に説明する。しかし、本発明に係るセンサ及び構成は、多くの異なる形態で具体化されてもよく、本明細書に記載の実施形態に限定されると解釈されるべきではなく、むしろ、これらの実施形態は、本開示がＭＥＭＳ容量センサ及びＭＥＭＳ容量センサの出力信号を増幅するための装置の範囲を当業者に十分に伝えるように提供される。

図１Ａは、バックプレートＢＰ及び膜Ｍを支持する支持要素として用いられるバルクシリコンからなるバルク／基板Ｂを含むＭＥＭＳ容量センサＭＣＳの構造を示す。バックプレートＢＰと膜Ｍとの構成は、キャパシタＣ_ＭＥＭＳを形成する。バックプレートＢＰは、多孔板として構成されてよい。多孔バックプレートＢＰと膜Ｍとの間にはエアギャップが設けられる。膜Ｍに有効な音圧に応じて、バックプレートＢＰと膜Ｍとの間の距離は変化し、その結果、バックプレートＢＰ及び膜Ｍによって形成されるキャパシタＣ_ＭＥＭＳの容量も変化する。図１Ａに示される実施形態によれば、ＭＥＭＳ容量センサは、ＭＥＭＳマイクロホンとして構成される。

図１Ｂは、ＭＥＭＳ容量センサＭＣＳの出力信号を増幅するための装置を含むＭＥＭＳモジュールを示す。該装置は、図１Ａに示される、ＭＥＭＳマイクロホンとして構成され得るＭＥＭＳ容量センサＭＣＳを含む。該装置は、さらに信号処理回路ＳＰＣを含む。信号処理回路ＳＰＣは、特定用途向け集積回路（ＡＳＩＣ）として実現されてよい。ＭＥＭＳ容量センサＭＣＳ及び信号処理回路ＳＰＣは、例えばプリント回路基板ＰＢなどの、支持プレート上に配置される。ＭＥＭＳ容量センサＭＣＳ及び信号処理回路ＳＰＣは、音響入口として用いられる開口部ＯＧを有するキャップＣＰによって収容される。ＭＥＭＳ容量センサは、ワイヤによって信号処理回路ＳＰＣに結合される。ＭＥＭＳ容量センサＭＣＳと信号処理回路ＳＰＣとの接続については、図２及び図３を参照して以下に詳細に説明する。

図２は、ＭＥＭＳ容量センサＭＣＳの出力信号ＯＳを増幅するための装置の一実施形態を示す。ＭＥＭＳ容量センサは、可変容量を有するキャパシタＣ_ＭＥＭＳを含むＭＥＭＳマイクロホンとして構成されてよい。図１及び図２に示すように、キャパシタＣ_ＭＥＭＳは、可変距離で互いに分離されたバックプレートＢＰと膜Ｍを含む。容量センサがＭＥＭＳマイクロホンとして構成される場合、バックプレートＢＰと膜Ｍとの間の可変距離は、膜Ｍの表面に有効な音圧に応じて変化する。

バックプレートＢＰは、キャパシタＣ_ＭＥＭＳの容量の変化に応じてＭＥＭＳ容量センサによって生成される出力信号ＯＳを出力するＭＥＭＳ容量センサの出力端子ＭＯＵＴに結合される。膜Ｍは、電源電圧ＶＤＤを印加するための、ＭＥＭＳ容量センサの電源電圧入力端子ＭＶＤＤに、結合される。膜Ｍと基準電位ＶＳＳに接続されたバルク／基板Ｂとの間には、ＭＥＭＳ寄生容量Ｃ_ＭＢが配置される。

ＭＥＭＳ容量センサＭＣＳは、ＭＥＭＳ容量センサの出力端子ＭＯＵＴ／信号処理回路ＳＰＣの入力端子ＩＮ、及びＭＥＭＳ容量センサの電源電圧入力端子ＭＶＤＤ／信号処理回路の電源電圧出力端子ＡＶＤＤを介して、信号処理回路ＳＰＣに結合される。

信号処理回路は、キャパシタＣ_ＭＥＭＳの膜／バックプレートをバイアスするバイアス電圧Ｖｂｉａｓを提供する電圧発生器ＶＧを含む。電圧発生器ＶＧは、交差結合されたダイオードＤ_Ｆ１及びフィルタリングキャパシタＣ_Ｆ１を含むフィルタリング素子を介して、ＭＥＭＳ容量センサの出力端子ＭＯＵＴに結合される。信号処理回路ＳＰＣは、電源電圧ＶＤＤを印加する内部電源電圧端子ＶＴをさらに含む。信号処理回路ＳＰＣは、ＭＥＭＳ容量センサの電源電圧入力端子ＭＶＤＤに接続された信号処理回路の電源電圧出力端子ＡＶＤＤを介して電源電圧ＶＤＤを提供する。

信号処理回路ＳＰＣは、ＭＥＭＳ容量センサＭＣＳから提供される出力信号ＯＳを信号処理回路の信号入力端子ＩＮで増幅する増幅回路ＡＣをさらに含む。増幅回路ＡＣは、電源電圧ＶＤＤを提供する内部電源電圧端子ＶＴと基準電圧ＶＳＳを提供する基準端子ＲＴとの間に接続された増幅器Ａを含む。増幅器Ａは、結合容量Ｃ_ＡＣを介して信号入力端子ＩＮに接続される制御端子ＣＡを有する。

増幅器Ａは、トランジスタ、例えばＰＭＯＳトランジスタを含み得る。増幅器Ａの入力接続部ＩＣは、抵抗Ｒ_Ｓを介して、電源電圧ＶＤＤを提供する内部電源電圧ＶＴに接続される。増幅器Ａの出力接続部ＯＣは、可変抵抗Ｒ_Ｄを介して、基準電圧ＶＳＳを提供する基準端子ＲＴに接続される。増幅器Ａの出力接続部ＯＣは、バッファＢＦを介して信号処理回路の信号出力端子ＯＵＴに接続される。増幅器Ａの動作点の安定化を促進するために、増幅器Ａのフィードバック経路に制御回路ＣＦＬが設けられる。

図２に示されるＭＥＭＳ容量センサＭＣＳの出力信号ＯＳを増幅するための装置の実施形態によれば、ＭＥＭＳ容量センサの出力信号は、バックプレートＢＰから取得され、膜Ｍは、信号処理回路ＳＰＣによりＭＥＭＳ容量センサの電源電圧入力端子ＭＶＤＤに設けられた増幅回路の「基準接地」に接続される。バイアス電圧Ｖｂｉａｓも提供されるＭＥＭＳ容量センサの出力信号ＯＳを受信する信号処理回路ＳＰＣの信号入力端子ＩＮと、増幅器Ａのトランジスタのゲート接続部ＧＣとして構成され得る増幅器Ａの制御端子ＣＡとの間に接続されたＡＣ結合容量Ｃ_ＡＣは、結合容量Ｃ_ＡＣの底板から信号処理回路のバルクの間に不可避の寄生容量があるため、キャパシタＣ_ＭＥＭＳのバックプレートＢＰから取得されて増幅回路ＡＣによって増幅される出力信号ＯＳの一定の損失を引き起こす。

図３は、ＭＥＭＳ容量センサＭＣＳの出力信号ＯＳを増幅するための装置の改良された実施形態を示す。ＭＥＭＳ容量センサは、可変容量を有するキャパシタＣ_ＭＥＭＳを含む。図１Ａに示すように、キャパシタＣ_ＭＥＭＳは、可変距離で互いに分離されたバックプレートＢＰと膜Ｍを含む。ＭＥＭＳ容量センサＭＣＳは、任意の音圧の影響下でバックプレートＢＰと膜Ｍとの間の可変距離が変更され得るＭＥＭＳマイクロホンとして構成することができる。キャパシタＣ_ＭＥＭＳは、図１Ａに示すように、ＭＥＭＳ容量センサのバルク／基板ｂ上に配置される。

ＭＥＭＳ容量センサＭＣＳは、出力信号ＯＳを出力する出力端子ＭＯＵＴを含む。出力信号ＯＳのレベルは、キャパシタＣ_ＭＥＭＳの容量の変化に応じて、ＭＥＭＳ容量センサによって決定される。容量センサがＭＥＭＳマイクロホンとして構成される場合、ＭＥＭＳマイクロホンの容量は、膜Ｍの表面における有効な任意の音圧に応じて変化する。ＭＥＭＳ容量センサの出力端子ＭＯＵＴは、キャパシタＣ_ＭＥＭＳのバックプレートＢＰに接続される。

ＭＥＭＳ容量センサＭＣＳは、バイアス電圧Ｖｂｉａｓを印加するバイアス電圧入力端子ＭＢＩＡＳをさらに含む。バイアス電圧入力端子Ｍｂｉａｓは、膜Ｍに接続される。ＭＥＭＳ容量センサは、電源電圧ＶＤＤを印加する電源電圧入力端子ＭＶＤＤをさらに含む。電源電圧入力端子ＭＶＤＤは、ＭＥＭＳ容量センサの基板／バルクＢに接続される。膜Ｍと基板／バルクＢとの間には、ＭＥＭＳ容量センサＭＣＳの寄生容量Ｃ_ＭＢが配置される。寄生容量Ｃ_ＭＢは、ＭＥＭＳ容量センサのバイアス電圧入力端子Ｍｂｉａｓ及び電源電圧入力端子ＭＶＤＤに結合される。ＭＥＭＳ容量センサの一実施形態によれば、基板／バルクＢはバルクシリコンを含むことができる。

キャパシタＣ_ＭＥＭＳをバイアスするバイアス電圧Ｖｂｉａｓを提供するとともに、ＭＥＭＳ容量センサの出力信号ＯＳを増幅する信号処理回路ＳＰＣは、バイアス電圧Ｖｂｉａｓを発生する電圧発生器ＶＧを含む。電圧発生器ＶＧは、交差結合ダイオードＤＦ１及びキャパシタＣＦ１を含むフィルタを介して信号処理回路のバイアス電圧出力端子ＢＩＡＳに結合され、ＭＥＭＳ容量センサにバイアス電圧Ｖｂｉａｓを供給するチャージポンプとして構成することができる。信号処理回路のバイアス電圧出力端子ＢＩＡＳは、ＭＥＭＳ容量センサＭＣＳのバイアス電圧入力端子ＭＢＩＡＳに結合される。

信号処理回路ＳＰＣは、ＭＥＭＳ容量センサＭＣＳに電源電圧ＶＤＤを供給する電源電圧出力端子ＡＶＤＤを有する。電源電圧ＶＤＤは、内部電源電圧端子ＶＴで信号処理回路に提供されてよい。この目的のために、図３に示されていない電源電圧発生器は、内部電源電圧端子ＶＴに結合されて電源電圧を提供する。信号処理回路ＳＰＣの電源電圧出力端子ＡＶＤＤは、ＭＥＭＳ容量センサＭＣＳの電源電圧入力端子ＭＶＤＤに接続される。

信号処理回路ＳＰＣは、増幅された出力信号ＡＯＳを信号出力端子ＯＵＴから出力する増幅回路ＡＣをさらに含む。増幅回路ＡＣは、信号処理回路の信号入力端子ＩＮでＭＥＭＳ容量センサＭＣＳによって提供された出力信号ＯＳを増幅することによって、増幅された出力信号ＡＯＳを出力するように構成される。増幅回路ＡＣは、出力信号ＯＳを増幅し、増幅された出力信号ＡＯＳを信号出力端子ＯＵＴで提供する増幅器Ａを含む。増幅器Ａは、電源電圧出力端子ＡＶＤＤと、基準電圧ＶＳＳを印加する基準端子ＲＴとの間に配置される。

信号処理回路の信号入力端子ＩＮは、ＭＥＭＳ容量センサＭＣＳの出力信号ＯＳを受信するように構成される。この目的のために、信号処理回路の信号入力端子ＩＮは、ＭＥＭＳ容量センサＭＣＳの出力端子ＭＯＵＴに結合される。信号処理回路の増幅器Ａは、制御信号、つまりＭＥＭＳ容量センサの出力信号ＯＳを印加して、内部電源電圧端子ＶＴと基準端子ＲＴとの間の増幅器Ａの導電経路を制御する制御端子ＣＡを有する。増幅器Ａの制御端子ＣＡは、信号処理回路の信号入力端子ＩＮに接続される。

図３の信号処理回路ＳＰＣの実施形態に示すように、増幅器Ａの制御端子ＣＡは、信号入力端子ＩＮに直接接続される。図２に示される信号処理回路の実施形態と対照的に、信号入力端子ＩＮと増幅器Ａの制御端子ＣＡとの間の信号経路に結合容量Ｃ_ＡＣを設けずに、増幅器Ａの制御端子ＣＡを信号入力端子ＩＮに接続する。

信号処理回路の増幅回路ＡＣの増幅器Ａは、ゲート接続部ＧＣを有するトランジスタを含み得る。この実施形態によれば、制御端子ＣＡは、ゲート接続部ＧＣに接続されるか、又はゲート接続部ＧＣに対応する。増幅器Ａのトランジスタは、ＰＭＯＳトランジスタとして構成することができる。増幅器Ａは、電源電圧出力端子ＡＶＤＤに接続された入力接続部ＩＣと、基準端子ＲＴ及び信号出力端子ＯＵＴに接続された出力接続部ＯＣとをさらに含み得る。出力接続部ＯＣは、可変抵抗Ｒ_Ｄを介して基準端子ＲＴに結合されてよい。トランジスタの出力接続部ＯＣは、バッファＢＦを介して信号出力端子ＯＵＴに接続されてよい。可変抵抗Ｒ_Ｄと増幅器Ａの制御端子ＣＡとの間の増幅器Ａのフィードバック経路に制御回路ＣＦＬが設けられてよい。制御回路ＣＦＬは、増幅器Ａ、特にトランジスタの動作点の安定化を加速するために用いられるいわゆるＤＣサーボループとして構成することができる。

信号処理回路ＳＰＣは、バイアス電圧出力端子ＢＩＡＳと信号処理回路の電源電圧出力端子ＡＶＤＤとの間に接続されたキャパシタＣ_Ｆ２を含み得る。キャパシタＣ_Ｆ２は、ＭＥＭＳ容量センサの寄生容量Ｃ_ＭＢに並列に接続される。

図２に示されるＭＥＭＳ容量センサの出力信号を増幅するための装置の実施形態と対照的に、図３に示されるＭＥＭＳ容量センサの出力信号を増幅するための装置の実施形態は、３つのピンを有するＭＥＭＳ容量センサＭＣＳを含む。それらの１つは、信号処理回路ＳＰＣの信号入力端子ＩＮに結合される出力信号ＯＳを出力する出力端子ＭＯＵＴである。ＭＥＭＳ容量センサＭＣＳは、バイアス電圧Ｖｂｉａｓを印加するバイアス電圧入力端子ＭＢＩＡＳと、第３の端子として、電源電圧ＶＤＤを印加する電源電圧入力端子ＭＶＤＤとを含む。

膜Ｍは、バイアス電圧入力端子ＭＢＩＡＳに接続され、バックプレートＢＰは、信号処理回路の出力端子ＭＯＵＴ／信号入力端子ＩＮに接続される。図２に示されるＭＥＭＳ容量センサＭＣＳの実施形態と対照的に、ＭＥＭＳ容量性センサの基板／バルクＢは、ＭＥＭＳ容量センサＭＣＳの電源電圧入力端子ＭＶＤＤ／電源電圧ＶＤＤを提供する信号処理回路ＳＰＣの電源電圧出力端子ＡＶＤＤに接続される。図１Ｂに示す、ＭＥＭＳ容量センサＭＣＳと信号処理回路ＳＰＣとの間のワイヤｗ１、ｗ２及びｗ３の３つのワイヤ接続のように、ＭＥＭＳ容量センサＭＣＳと信号処理回路との間の３つのパッドを介する接続も、図１Ｂに示される。

図３に示されるＭＥＭＳ容量センサＭＣＳ及び信号処理回路ＳＰＣの実施形態を用いることによって、図２の信号処理回路の信号入力端子ＩＮと増幅器Ａの制御端子ＣＡとの間の信号経路に設けられ、ＭＥＭＳ容量センサからの出力信号ＯＳによって負荷される結合容量Ｃ_ＡＣは、図３のＭＥＭＳ容量センサ及び信号処理回路の設計をもはや必要としない。図３のＭＥＭＳ容量センサＭＣＳ及び信号処理回路ＳＰＣの構成は、例えばＭＥＭＳマイクロホンなどのＭＥＭＳ容量センサのＳＮＲ性能及び／又は信号処理回路のコスト削減の点で有利である。

図２の装置のＳＮＲ性能と比較すると、同じ又はより高いＳＮＲ性能は、例えば、高価なＭｉＭキャパシタを用いずに、信号処理回路ＳＰＣに必要な面積がより小さく、コストがより低い図３の装置によって達成することができる。図２に示される装置の実施形態と比較すると、同じ面積を維持して、図２の信号処理回路の実施形態における結合容量Ｃ_ＡＣに専用する面積を用いることによって、図３のＭＥＭＳ容量センサ及び信号処理回路の装置の実施形態により、ＳＮＲをさらに改善して、図３の信号処理回路ＳＰＣのフィルタリング容量Ｃ_Ｆ２を増加させることができる。

上述したように、図３のＭＥＭＳ容量センサＭＣＳ及び信号処理回路ＳＰＣの装置の設計によれば、膜Ｍとバルク／基板Ｂとの間に位置するＭＥＭＳ寄生容量Ｃ_ＭＢは、信号処理回路ＳＰＣの容量Ｃ_Ｆ２と並列に接続される。寄生容量Ｃ_ＭＢが大きくなるようにＭＥＭＳ容量センサＭＣＳを設計することができる場合、これを利用してＳＮＲを改善するか、又は信号処理回路ＳＰＣの面積及びコストを低減することができる。

さらに、追加のパッド、すなわち追加のＢＩＡＳパッドを犠牲にして、図３に示されるＭＥＭＳ容量センサＭＣＳ及び信号処理回路ＳＰＣの新しい装置は、信号処理回路のトポロジに影響を与えることなく、ＭＥＭＳ容量センサ、例えばＭＥＭＳマイクロホンの極性を反転させる簡単な方法を提供する。図２のＭＥＭＳ容量センサＭＣＳ及び信号処理回路ＳＰＣの実施形態に用いられるのと同じ電圧発生器ＶＧ／チャージポンプ及び同じ反転前置増幅器トポロジは、図３に示されるＭＥＭＳ容量センサの出力信号ＯＳを増幅するための装置の実施形態に対して維持することができる。

ＭＣＳＭＥＭＳ容量センサ
Ｃ_ＭＥＭＳＭＥＭＳ容量センサのキャパシタ
ＢＰバックプレート
Ｍ膜
Ｂ基板／バルク
Ｃ_ＭＢＭＥＭＳ容量センサの寄生容量
Ｃ_ＡＢ結合容量
ＩＮ信号入力端子
ＢＩＡＳバイアス電圧出力端子
ＡＶＤＤ電源電圧出力端子
ＯＵＴ信号出力端子
ＡＣ増幅回路
ＳＰＣ信号処理回路
ＶＧ電圧発生器
Ｖｂｉａｓバイアス電圧
Ａ増幅器
ＣＡ増幅器の制御端子
ＯＳ出力信号
ＡＯＳ増幅された出力信号

Claims

ＭＥＭＳ容量センサ（ＭＣＳ）であって、
基板（Ｂ）上に配置され、可変距離で互いに分離されたバックプレート（ＢＰ）と膜（Ｍ）を含み、可変容量を有するキャパシタ（ＣＭＥＭＳ）と、
前記バックプレート（ＢＰ）に接続され、出力信号（ＯＳ）を出力する出力端子（ＭＯＵＴ）と、
前記膜（Ｍ）に接続され、バイアス電圧（Ｖｂｉａｓ）を印加するバイアス電圧入力端子（ＭＢＩＡＳ）と、
前記基板（Ｂ）に接続され、電源電圧（ＶＤＤ）を印加する電源電圧入力端子（ＭＶＤＤ）とを含み、
前記膜（Ｍ）と前記バックプレート（ＢＰ）との間の距離に応じて前記出力信号（ＯＳ）のレベルを生成するように構成される、ＭＥＭＳ容量センサ（ＭＣＳ）と、
前記ＭＥＭＳ容量センサ（ＭＣＳ）の前記電源電圧入力端子（ＭＶＤＤ）に接続されて前記ＭＥＭＳ容量センサ（ＭＣＳ）に前記電源電圧（ＶＤＤ）を供給する電源電圧出力端子（ＡＶＤＤ）と、増幅された出力信号（ＡＯＳ）を出力する信号出力端子（ＯＵＴ）とを有する信号処理回路（ＳＰＣ）とを含み、
前記信号処理回路（ＳＰＣ）は、前記ＭＥＭＳ容量センサの前記出力信号（ＯＳ）を増幅し、前記増幅された出力信号（ＡＯＳ）を、前記信号処理回路の前記信号出力端子（ＯＵＴ）に提供する増幅器（Ａ）を含み、
前記信号処理回路の前記増幅器（Ａ）は、前記電源電圧出力端子（ＡＶＤＤ）と、基準電圧（ＶＳＳ）を印加する基準端子（ＲＴ）との間に配置される、ＭＥＭＳ容量センサの出力信号を増幅するための装置。
前記膜（Ｍ）と前記基板（Ｂ）との間に配置された寄生容量（ＣＭＢ）を含む、請求項１に記載の装置。
前記寄生容量（ＣＭＢ）は、前記バイアス電圧入力端子（ＭＢＩＡＳ）及び前記電源電圧入力端子（ＭＶＤＤ）に結合される、請求項２に記載の装置。
前記基板（Ｂ）は、バルクシリコンを含む、請求項１〜３のいずれか一項に記載の装置。
ＭＥＭＳマイクロホンとして構成される、請求項１〜４のいずれか一項に記載の装置。
前記信号処理回路（ＳＰＣ）は、前記ＭＥＭＳ容量センサ（ＭＣＳ）の前記出力信号（ＯＳ）を受信する信号入力端子（ＩＮ）を含み、前記信号処理回路の前記信号入力端子（ＩＮ）は、前記ＭＥＭＳ容量センサの出力端子（ＭＯＵＴ）に結合され、前記信号処理回路の前記増幅器（Ａ）は、前記増幅器（Ａ）を制御する制御端子（ＣＡ）を有し、前記信号処理回路の前記増幅器（Ａ）の前記制御端子（ＣＡ）は、前記信号処理回路の前記信号入力端子（ＩＮ）に直接接続される、請求項１〜５のいずれか一項に記載の装置。
前記信号処理回路の前記増幅器（Ａ）は、前記増幅器の前記制御端子（ＣＡ）に結合されたゲート接続部（ＧＣ）を有するトランジスタと、前記信号処理回路の前記電源電圧出力端子（ＡＶＤＤ）に結合された入力接続部（ＩＣ）と、前記基準端子（ＲＴ）及び信号出力端子（ＯＵＴ）に結合された出力接続部（ＯＣ）とを含む、請求項６に記載の装置。
前記トランジスタは、ＰＭＯＳトランジスタとして構成される請求項７に記載の装置。
前記信号処理回路（ＳＰＣ）は、前記ＭＥＭＳ容量センサ（ＭＣＳ）に前記バイアス電圧（Ｖｂｉａｓ）を印加するバイアス電圧出力端子（ＢＩＡＳ）を有し、前記信号処理回路の前記バイアス電圧出力端子（ＢＩＡＳ）は、前記ＭＥＭＳ容量センサのバイアス電圧端子（ＭＢＩＡＳ）に結合される、請求項１〜８のいずれか一項に記載の装置。
前記信号処理回路（ＳＰＣ）は、前記バイアス電圧出力端子（ＢＩＡＳ）と前記信号処理回路の前記電源電圧出力端子（ＡＶＤＤ）との間に接続されたキャパシタ（ＣＦ２）を含む、請求項９に記載の装置。
前記信号処理回路（ＳＰＣ）は、前記ＭＥＭＳ容量センサ（ＭＣＳ）に前記バイアス電圧（Ｖｂｉａｓ）を印加するバイアス電圧出力端子（ＢＩＡＳ）を有し、前記信号処理回路の前記バイアス電圧出力端子（ＢＩＡＳ）は、前記ＭＥＭＳ容量センサのバイアス電圧端子（ＭＢＩＡＳ）に結合され、
前記信号処理回路（ＳＰＣ）は、前記バイアス電圧出力端子（ＢＩＡＳ）と前記信号処理回路の前記電源電圧出力端子（ＡＶＤＤ）との間に接続されたキャパシタ（ＣＦ２）を含み、
前記信号処理回路の前記キャパシタ（ＣＦ２）は、前記ＭＥＭＳ容量センサの前記寄生容量（ＣＭＢ）に並列に接続される、請求項２に記載の装置。