KR100587683B1

KR100587683B1 - 불휘발성 반도체 메모리 장치에서의 고전압 발생회로

Info

Publication number: KR100587683B1
Application number: KR1020040041300A
Authority: KR
Inventors: 한욱기; 변대석; 이성수; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2004-06-07
Filing date: 2004-06-07
Publication date: 2006-06-08
Also published as: DE102004046549B4; US20050270882A1; KR20050116413A; DE102004046549A1; US7151702B2

Abstract

본 발명은 소자 점유면적을 보다 작게 차지하면서도 고전압의 리플을 감소 또는 최소화할 수 있는 불휘발성 반도체 메모리 장치에서의 고전압 발생회로를 개시한다. 그러한 고전압 발생회로는, 고전압을 발생하는 차아지 펌프와, 상기 차아지 펌프가 제1 동작 모드 상태일 때 상기 차아지 펌프의 펌핑 출력단으로부터 인가되는 고전압을 전압 제한하여 리플 감소된 고전압을 출력단으로 출력하며 상기 차아지 펌프가 제2 동작 모드 상태일 때 상기 출력단에서 상기 펌핑 출력단으로의 전하 방전경로를 갖는 리플 감소부를 구비함에 의해, 별도의 방전회로를 구비함이 없이 저 점유면적을 차지하는 회로가 반도체 메모리 장치 내에 구현되어진다.

불휘발성 반도체 메모리, 고전압 발생회로, 차아지 펌프, 전압 리플

Description

불휘발성 반도체 메모리 장치에서의 고전압 발생회로{High voltage generator in non-volatile semiconductor memory device}

도 1은 통상적인 반도체 메모리 장치에서의 고전압 사용을 보여주는 블록도,

도 2는 도 1중 고전압 펌프의 구체 회로도,

도 3은 본 발명의 실시 예에 따른 고전압 발생회로의 블록도,

도 4는 도 3의 회로에 따른 리플 감소동작을 보여주는 시뮬레이션 그래프도,

도 5a 및 도 5b는 컨벤셔날 기술과 도 3중 리플 감소부의 소자 구성을, 각각 대비적으로 나타낸 도면들,

도 6은 도 3의 회로가 적용될 수 있는 불휘발성 반도체 메모리 장치의 예시적 블록도, 및

도 7은 도 6중 일부 블록들에 대한 구체적 도면.

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 불휘발성 반도 체 메모리 장치에서의 고전압 발생회로에 관한 것이다.

근래에 컴퓨터와 같은 정보처리 장치의 급속한 발전에 따라 정보처리 장치의 중요 부품으로서 채용되는 반도체 메모리 장치도 고속 동작화 및 대용량화되는 추세이다.

전형적으로, 플래시(flash) EEPROM (electrically erasable programmable read only memory)등과 같은 불휘발성 반도체 메모리 장치는, 휴대용 전자 시스템의 데이터 저장 장치로서 널리 사용되고 있다. 다양한 종류의 불휘발성 반도체 메모리 장치들 중에서, 낸드(NAND) 셀 타입 메모리 셀 어레이를 갖는 낸드 플래시 반도체 메모리 장치는 메모리 셀의 집적도가 상대적으로 우수하며 플래시 소거가 가능한 메모리로서 본 분야에 널리 알려져 있다. 그러한 플래시 반도체 메모리 장치에서 프로그램 동작시 선택된 워드라인에는 전원전압보다 상대적으로 높은 고전압(예를 들어 15V 내지 20V)이 인가된다.

공지의 F-N터널링 이나 채널 핫 일렉트론 인젝션 방법으로 데이터를 소거하거나 프로그램하기 위해서는 불휘발성 반도체 메모리 장치에 고전압이 사용되어야 한다. 불휘발성 반도체 메모리 장치에 사용될 고전압은 칩의 외부 핀을 통해 인가될 수도 있고 칩 내부에서 발생될 수도 있다. 통상적으로 칩 내부에서 그러한 고전압이 발생되도록 할 경우 차아지 펌핑(charge pumping)동작을 수행하는 고전압 펌프(또는 차아지 펌프)를 포함하는 고전압 발생회로가 칩 내에 채용된다. 프로그램 고전압을 생성하기 위한 선행기술들 중 하나는 예컨대, 미국특허번호 5,889,720호에 개시되어 있다.

도 1에는 통상적인 반도체 메모리 장치에서의 고전압 사용이 도시된다. 도면을 참조하면, 고전압 펌프(2)에서 발생된 고전압은 출력라인(L1)을 통해 칩 내의 주변회로(4)에 인가되는 것이 보여진다. 여기서, 상기 주변회로(4)는 불휘발성 반도체 메모리 장치의 경우에 행 라인 레벨 선택부 등과 같이 워드라인에 고전압을 선택적으로 인가하는 기능블록일 수 있다. 상기 고전압 펌프(2)의 구현 예는 도 2에 도시된다.

도 1중 고전압 펌프(2)의 예시적 상세를 보인 도 2를 참조하면, 복수의 모오스 트랜지스터(MP1,MN1-MNn) 및 복수의 커패시터(C1-Cn)로 이루어진 연결 구성이 보여진다. 도 2의 고전압 펌프(2)에 대한 차아지 펌핑 동작의 원리를 설명하면 아래와 같다.

전하(charge)공급을 위한 펌프 인에이블신호(nPUMPen)가 로우(low)로 활성화(enable)되고 제1 위상 제어신호(P1)와 제2 위상제어 신호(P2)가 서로 배타적 펄스신호로서 인가되면, 고전압 발생을 위한 차아지 펌핑동작이 시작된다. 즉, 전하 공급 트랜지스터(MP1)가 턴온되어 노드(NT0)에 전원전압이 인가되고, 제1 위상제어 신호(P1)가 하이(High) 이고 제2 위상제어 신호(P2)가 로우이면, 제1 전하전달 트랜지스터(MN1)는 턴온된다. 따라서, 노드(NT0)에 유입된 전하는 노드(NT1)로 전달된다. 이 때 노드(NT1)로 전달된 전하는 제1 커패시터(C1)의 작용에 의해 그 량이 증가된 것이다. 이후, 제1 위상 제어신호(P1)가 로우로 천이되고 제2 위상 제어신호(P2)가 하이로 천이되면 제2 전하전달 트랜지스터(MN2)가 턴온 되어 노드(NT1)의 전하량이 다시 증가되어 노드(NT2)로 전달된다. 이 경우에 제1 전하전달 트랜지스 터(MN1)의 게이트 전압은 로우 천이에 의해 낮아져 있으므로 노드(NT1)의 전하는 노드(NT0)로는 역류되지 않는다. 이와 같은 동작이 서로 직렬로 연결된 전하 전달 트랜지스터들에서 연속적으로 일어나면, 펌핑된 전하는 출력단 쪽으로 전달된다. 반복적인 차아지 펌핑 동작의 수행에 따라, 마지막 전하전달 트랜지스터(MNn)의 소오스 단자인 펌핑 출력단(Vpump)에는 전원전압보다 높은 펌핑된 고전압이 발생된다.

도 2와 같은 고전압 펌프의 상기 펌핑 출력단(Vpump)에서 발생되는 고전압의 레벨은 상기 위상 제어신호가 하이로 되는 구간 마다 상승하고 로우로 유지되는 구간 마다 일정 레벨 만큼 하강 하므로, 차아지 펌핑 동작 중에는 전압 리플이 도 4의 파형(RS)에서 보여지는 바와 같이 필연적으로 발생된다.

고전압 펌프의 펌핑 출력단에서 전압 리플이 심하게 발생될 경우에 일정한 고전압을 필요로 하는 적용처에는 적합하지 않게 되므로, 리플을 효율적으로 제거하는 기술이 요망된다. 그러한 전압 리플을 제거할 경우에 반도체 메모리의 제한 사항 즉 고집적화에 지장을 주게 되는 리플 제거소자라면 채용되기 어려운 문제가 있다. 따라서, 보다 작은 사이즈를 가지고서도 고전압 펌프의 디세이블 시에 펌핑 출력단의 고전압에 충분히 견딜 수 있는 리플 제거소자가 바람직하다.

또한, 통상의 펌핑 출력단에는 디세이블 시 고전압을 디스차아지하기 위한 별도의 디스차아지 회로가 구비되는데 이 또한 고집적화에 제한을 주는 문제점이 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 고전압 발생회로를 제공함에 있다.

본 발명의 다른 목적은 차아지 펌핑된 고전압에 포함되어 있는 리플 전압을 보다 효율적으로 제거할 수 있는 반도체 메모리 장치에서의 고전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 소자 점유면적을 보다 작게 차지하면서도 고전압의 리플을 감소 또는 최소화할 수 있는 불휘발성 반도체 메모리 장치에서의 고전압 발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 별도의 디스차아지 회로를 구비함이 없이도 펌핑 디세이블 시에 출력된 고전압을 방전시킬 수 있는 불휘발성 반도체 메모리 장치에서의 고전압 발생회로를 제공함에 있다.

상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 구체화(embodiment)에 따라, 고전압 발생회로는, 고전압을 발생하는 차아지 펌프와, 상기 차아지 펌프가 제1 동작 모드 상태일 때 상기 차아지 펌프의 펌핑 출력단으로부터 인가되는 고전압을 전압 제한하여 리플 감소된 고전압을 출력단으로 출력하며 상기 차아지 펌프가 제2 동작 모드 상태일 때 상기 출력단에서 상기 펌핑 출력단으로의 전하 방전경로를 갖는 리플 감소부를 구비한다.

바람직하기로, 상기 리플 감소부는 다이오드 접속 형태의 모오스 트랜지스터일 수 있으며, 모오스 트랜지스터의 개수는 하나 이상으로 구현될 수 있다. 상기 모오스 트랜지스터가 엔형 모오스 트랜지스터인 경우에 게이트 단자와 드레인 단자가 상기 펌핑 출력단에 공통으로 접속되고 소오스 단자가 벌크 영역에 접속될 수 있다.

상기한 고전압 발생회로에 따르면, 전압 리플의 제거는 물론, 별도의 방전회로를 구비함이 없이도 고전압의 방전경로가 형성되기 때문에 저 점유면적을 차지하는 회로가 반도체 메모리 장치 내에 구현되어질 수 있다.

이하에서는 본 발명에 따라, 불휘발성 반도체 메모리 장치에서의 고전압 발생회로에 관한 바람직한 실시 예가 첨부된 도면들을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 실시 예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.

도 3은 본 발명의 실시 예에 따른 고전압 발생회로를 보여준다. 도면을 참조하면, 도 1과는 달리 리플 감소부(3)가 고전압 펌프(2)와 주변회로(4)간에 연결됨을 알 수 있다. 여기서, 상기 고전압 발생회로는 상기 고전압 펌프(2)와 상기 리플 감소부(3)를 포함하며, 상기 주변회로(4)는 리플 제거된 고전압 출력이 인가되는 곳이다. 상기 리플 감소부(3)는 상기 차아지 펌프인 고전압 펌프(2)가 제1 동작 모 드 상태, 예컨대 인에이블 상태일 때 상기 차아지 펌프의 펌핑 출력단(L1)으로부터 인가되는 고전압을 전압 제한하여 리플 감소된 고전압을 출력단(S)으로 출력하며, 상기 차아지 펌프가 제2 동작 모드 상태, 예컨대 디세이블 상태일 때 상기 출력단(S)에서 상기 펌핑 출력단(L1)으로의 전하 방전경로를 갖는다. 결국, 상기 리플 감소부(3)를 엔형 모오스 트랜지스터로 구현하는 경우에, 게이트 단자(G)와 드레인 단자(D)가 상기 펌핑 출력단(L1)에 공통으로 접속되고 소오스 단자(S)가 벌크 영역(Bulk)에 접속될 수 있다.

도 4는 도 3의 회로에 따른 리플 감소동작을 보여주는 시뮬레이션 그래프도로서, 본 발명의 실시 예의 경우에는 실선으로 보여지는 파형(SS)로서 나타났다. 일점 쇄선으로 보여지는 파형(RS)은 고전압 펌프(2)의 상기 펌핑 출력단(L1)에 나타나는 파형으로서, 리플 전압을 가짐을 알 수 있다. 도 4의 그래프에서 가로축은 시간(마이크로 초 단위)을, 세로축은 전압(볼트 단위)을 나타낸다. 도 4의 그래프로써 명백하듯이 리플 감소부(3)의 채용은 고전압 출력에 포함된 리플 전압을 최소화 또는 감소시킨다.

도 5a 및 도 5b는 컨벤셔날 기술과 도 3중 리플 감소부의 소자 구성을, 각각 대비적으로 나타낸 도면들이다. 먼저 도 5a를 참조하면, 소오스 단자(S)가 벌크 영역(Bulk)에 접속되지 아니한 다이오드 접속형태의 엔형(n-type) 모오스 트랜지스터가 보여진다. 피형의 기판(50)에 엔형의 드레인 영역(52)과 엔형의 소오스 영역(54)이 게이트 영역(56)을 사이에 두고 형성되고, 게이트 영역(56)과 드레인 영역(52)은 공통으로 상기 펌핑 출력단(L1)에 연결된다. 상기한 바와 같은 구성을 갖는 다이오드 접속형태의 모오스 트랜지스터는 전압 리플을 줄이는 기능을 하지만, 고전압 펌프의 디세이블 시 출력노드(NO1)에 존재하는 고전압에 충분히 견딜 수 있도록 제조되어야 한다. 즉, 트랜지스터의 내압 특성이 높아야 한다. 또한, 고전압 펌프의 디세이블 시에 고전압을 디스차아지하기 위한 별도의 디스차아지 회로(72)가 필요하게 되므로 반도체 메모리의 고집적도에 제한을 주게 된다.

따라서, 도 5b에서 도시된 바와 같이, 소오스 단자(S)가 벌크 영역(Bulk)에 접속된 다이오드 접속형태의 엔형(n-type) 모오스 트랜지스터가 바람직하게 된다. 피형의 기판(50)에 형성된 엔웰(51)내에 피웰(53)을 형성한 후, 엔형의 드레인 영역(52)과 엔형의 소오스 영역(54)을 게이트 영역(56)을 사이에 두고 형성한다. 게이트 영역(56)과 드레인 영역(52)은 공통으로 상기 펌핑 출력단(L1)에 연결되고, 상기 소오스 영역(54), 상기 피웰(53) 및 엔웰(51)은 공통으로 상기 노드(N01)에 연결된다. 상기한 바와 같은 구성을 갖는 다이오드 접속형태의 모오스 트랜지스터는 전압 리플을 줄이는 기능을 하면서도, 고전압 펌프의 디세이블 시 출력노드(NO1)에 존재하는 고전압을 경로(Pa2)를 통해 방전하는 기능도 한다. 도면에서, 경로(Pa1)는 상기 모오스 트랜지스터가 다이오드 기능을 수행함에 의해 리플 전압이 클램핑되어지는 경로를 가리키며, 경로(Pa2)는 고전압 펌프의 디세이블 시에 벌크 영역(Bulk)을 통해 방전이 이루어지는 경로를 가리킨다.

따라서, 도 5b의 모오스 트랜지스터는 도 5a의 모오스 트랜지스터에 비해 상대적으로 작은 사이즈로 형성될 수 있으므로 집적도 제한의 부담을 경감시킨다. 또한, 고전압 펌프의 디세이블 시에 고전압을 디스차아지하기 위한 별도의 디스차아 지 회로를 가질 필요가 없게 된다.

결국, 도 5a의 경우에는 차아지 펌핑이 디세이블 될 경우 드레인 단자의 전압이 낮아지고 소오스 단자가 고전압을 유지하게 되어 트랜지스터가 손상될 소지가 있지만, 도 5b의 경우에는 소오스 단자의 고전압이 벌크 영역과 드레인 단자의 P-N 순방향 바이어스에 의해 낮아지게 되어 트랜지스터의 손상을 방지하게 되므로, 상대적으로 내압 특성이 낮은 트랜지스터를 채용할 수 있다. 그리고, 별도의 디스차아지 회로의 채용이 배제되어 고집적에 유리한 이점을 제공한다.

도 6은 도 3의 회로가 적용될 수 있는 불휘발성 반도체 메모리 장치의 예시적 블록도이고, 도 7은 도 6중 일부 블록들에 대한 구체적 도면이다.

먼저, 도 6에서는 불휘발성 반도체 메모리 장치의 프로그램 관련 회로가 보여지고 도 7은 도 6중 제1 메모리 블록(110)과 행 라인레벨 선택부(40) 사이의 구체적 연결관계가 보여진다. 도 1을 참조하면, 어드레스 버퍼(10), 로우 디코더(20), 블록 선택부(30), 행 라인레벨 선택부(40), 프로그램 루프 카운팅 신호 발생부(60), 프로그램 전압 발생부(70), 메모리 셀 어레이(100), 페이지 버퍼(120), 및 컬럼 디코더(140)의 연결구성이 보여진다.

상기 메모리 셀 어레이(100)는 도 7에서 보여지는 바와 같이, 서로 직렬로 연결된 복수의 메모리 셀(M0-M15)을 갖는 메모리 셀 스트링(MCS)이 대응되는 비트라인(BL0-BLi)에 선택 트랜지스터(SST)를 통해 각기 연결되고, 각각의 메모리 셀 스트링(MCS) 내에서 서로 동일한 행에 배열된 복수의 메모리 셀 들이 대응되는 워드라인(WL0-WL15)에 공통으로 연결되어 있는 낸드 타입 셀 블록을 복수(110-114)로 구비한다. 도 7에서, 각각의 메모리 셀 스트링을 구성하는 EEPROM 셀 트랜지스터들(M15-M0)은, 스트링 선택 트랜지스터(SST)의 소오스와 그라운드 선택 트랜지스터 (GST)의 드레인 사이에 직렬로 연결되어 있으며, 각 메모리 셀 스트링내에서 스트링 선택 트랜지스터 (SST)의 드레인은 대응하는 비트 라인에 연결되고, 그라운드 선택 트랜지스터 (GST)의 소오스는 공통 소오스 라인 (common source line; CSL)에 연결된다. 스트링 선택 트랜지스터들 (SST)의 각 게이트들은 스트링 선택 라인 (SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들 (GST)의 게이트들은 그라운드 선택 라인 (GSL)에 공통으로 연결된다. 각 스트링의 EEPROM 셀 트랜지스터들 (M15-M0)의 콘트롤 게이트들은 워드 라인들 (WL0-WL15) 중 대응하는 워드 라인에 공통으로 연결되고, 각 비트 라인 (BL1-BLi)은 페이지 버퍼(120)에 동작적으로 연결된다. 상기 EEPROM 셀 트랜지스터들로서의 복수의 메모리 셀(M0-M15)은 초기에 예를 들면, 약 -3V의 문턱 전압을 갖도록 소거된다. 메모리 셀을 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압을 인가하면, 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 프로그램시 선택되지 않은 메모리 셀들의 문턱 전압들은 변화되지 않는다.

상기 프로그램 전압 발생부(70)는, 도 2에서 보여지는 바와 같이 고전압 펌프(2)를 기본적으로 포함하는 공지의 회로로서 구성되는데, 여기서는 본 발명의 실시 예인 도 3의 회로가 채용될 수 있다.

상기 행 라인레벨 선택부(40)중 워드라인 레벨 셀렉터들은, 스위치 펌프를 포함하는 구성을 각기 가지며, 프로그램 동작모드 동안에 패스전압(VPASS), 리드전 압(VREAD), 및 상기 프로그램 전압 발생부(70)로부터 제공되는 프로그램 전압을 로우 어드레스 디코딩 정보(DRADDi)에 따라 상기 워드라인들에 인가한다.

상기한 바와 같이, 도 3의 회로를 도 6의 프로그램 전압 발생부(70)내에 적용할 경우에 출력되는 프로그램 전압에 포함된 전압 리플이 제거됨은 물론, 별도의 디스차아지 회로의 구비없이도 펌핑 디세이블 시에 다이오드 커플드 트랜지스터 자체로써 방전기능을 행할 수 있게 된다. 그러므로, 반도체 메모리의 고집적화에 따른 부담이 경감된다. 또한, 도 3의 회로는 도 6의 프로그램 전압 발생부(70) 뿐만 아니라 소거전압을 발생하는 소거 전압 발생부에도 적용될 수 있음은 물론이다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 다이오드 커플된 트랜지스터의 타입, 트랜지스터의 개수를 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경할 수 있음은 물론이다.

상술한 바와 같이, 불휘발성 반도체 메모리 장치에서의 고전압 발생회로에 따르면, 전압 리플의 제거는 물론, 별도의 방전회로를 구비함이 없이도 고전압의 방전경로가 형성되기 때문에 저 점유면적을 차지하는 회로가 반도체 메모리 장치 내에 구현되어지는 효과가 있다.

Claims

반도체 메모리 장치에서의 고전압 발생회로에 있어서:

고전압을 발생하는 차아지 펌프와;

상기 차아지 펌프가 제1 동작 모드 상태일 때 상기 차아지 펌프의 펌핑 출력단으로부터 인가되는 고전압을 전압 제한하여 리플 감소된 고전압을 출력단으로 출력하며, 상기 차아지 펌프가 제2 동작 모드 상태일 때 상기 출력단에서 상기 펌핑 출력단으로의 전하 방전경로를 가지며, 게이트 단자와 드레인 단자가 상기 펌핑 출력단에 공통으로 접속되고 소오스 단자가 벌크 영역에 접속된 엔형 모오스 트랜지스터를 하나 이상 포함하는 리플 감소부를 구비함을 특징으로 하는 반도체 메모리 장치에서의 고전압 발생회로.
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불휘발성 반도체 메모리 장치에 있어서:

복수의 비트라인과 복수의 워드라인에 매트릭스 형태로 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;

어드레스 신호를 디코딩하여 상기 워드라인과 비트라인을 선택하는 로우 및 컬럼 디코더;

루프 카운팅 신호를 생성하는 프로그램 루프 카운팅 신호 발생부;

상기 루프 카운팅 신호에 응답하여 차아지 펌프를 통해 프로그램 전압을 발생하며, 상기 차아지 펌프가 제1 동작 모드 상태일 때 상기 차아지 펌프의 펌핑 출력단으로부터 인가되는 고전압을 전압 제한하여 리플 감소된 고전압을 출력단에 상기 프로그램 전압으로서 출력하며, 상기 차아지 펌프가 제2 동작 모드 상태일 때 상기 출력단에서 상기 펌핑 출력단으로의 전하 방전경로를 가지며, 게이트 단자와 드레인 단자가 상기 펌핑 출력단에 공통으로 접속되고 소오스 단자가 벌크 영역에 접속된 엔형 모오스 트랜지스터를 하나 이상 갖는 리플 감소부를 포함하는 프로그램 전압 발생부; 및

프로그램 동작모드 동안에 패스전압, 리드전압, 및 상기 프로그램 전압 발생부로부터 제공되는 프로그램 전압 중의 하나를 로우 어드레스 디코딩 정보에 따라 상기 워드라인들에 인가하는 행라인 레벨 선택부를 구비함을 특징으로 하는 불휘발성 반도체 메모리장치.
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불휘발성 반도체 메모리 장치에 있어서:

복수의 비트라인과 복수의 워드라인에 매트릭스 형태로 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;

어드레스 신호를 디코딩하여 상기 워드라인과 비트라인을 선택하는 로우 및 컬럼 디코더;

차아지 펌프를 통해 소거 전압을 발생하며, 상기 차아지 펌프가 제1 동작 모드 상태일 때 상기 차아지 펌프의 펌핑 출력단으로부터 인가되는 고전압을 전압 제한하여 리플 감소된 고전압을 상기 소거 전압으로서 출력단으로 출력하며, 상기 차아지 펌프가 제2 동작 모드 상태일 때 상기 출력단에서 상기 펌핑 출력단으로의 전하 방전경로를 가지며, 게이트 단자와 드레인 단자가 상기 펌핑 출력단에 공통으로 접속되고 소오스 단자가 벌크 영역에 접속된 엔형 모오스 트랜지스터를 하나 이상 갖는 리플 감소부를 포함하는 소거 전압 발생부; 및

소거 동작모드 동안에 패스전압, 리드전압, 및 상기 소거 전압 발생부로부터 제공되는 소거 전압을 로우 어드레스 디코딩 정보에 따라 상기 워드라인들에 인가하는 행라인 레벨 선택부를 구비함을 특징으로 하는 불휘발성 반도체 메모리장치.
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불휘발성 반도체 메모리 장치에 있어서:

행과 열의 교차점마다 연결된 복수개의 셀 유닛을 갖는 셀 블록을 복수로 가지는 메모리 셀 어레이;

상기 복수개의 셀 블록에 상응하는 어드레스에 의해 선택 또는 비선택되는 복수개의 로우 및 컬럼 디코더;

상기 로우 및 컬럼 디코더를 제어하기 위한 복수의 로우 및 컬럼 제어회로;

상기 복수의 로우 및 컬럼 제어회로를 통해 프로그램, 소거, 및 리드동작이 수행되도록 하며, 전원전압 보다 높은 고전압의 발생을 위해 고전압 펌프 및 상기 고전압 펌프에 연결되어 전압 리플을 제거하고 상기 고전압 펌프의 디세이블 시 방전경로를 형성하기 위해 게이트 단자와 드레인 단자가 상기 고전압 펌프의 펌핑 출력단에 공통으로 접속되고 소오스 단자가 벌크 영역에 접속된 엔형 모오스 트랜지스터를 하나 이상 갖는 리플 제거용 트랜지스터를 포함하는 동작 제어회로를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
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