KR20160149678A - 반도체 장치 - Google Patents

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KR20160149678A
KR20160149678A KR1020150087168A KR20150087168A KR20160149678A KR 20160149678 A KR20160149678 A KR 20160149678A KR 1020150087168 A KR1020150087168 A KR 1020150087168A KR 20150087168 A KR20150087168 A KR 20150087168A KR 20160149678 A KR20160149678 A KR 20160149678A
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KR
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well
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gate structure
conductivity type
semiconductor device
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KR1020150087168A
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유재현
전종성
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판 내에 형성된 제1 웰, 상기 제1 웰 상에 형성된 게이트 구조체, 상기 게이트 구조체의 하부에 위치하고, 상기 제1 웰 내에 형성되는 제2 웰, 상기 게이트 구조체의 일측에 위치하고, 상기 제1 웰 내에 상기 제2 웰과 인접하도록 형성되며, 상기 제2 웰과 다른 도전형을 갖는 제3 웰, 상기 제3 웰과 오버랩되어 형성되는 제4 웰, 상기 게이트 구조체의 타측에 위치하고, 상기 제2 웰 내에 형성되는 제5 웰, 상기 게이트 구조체의 하부에 위치하고, 상기 제2 웰 내에서 상기 제5 웰과 인접하도록 형성되며, 상기 제2 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제6 웰, 및 상기 제2 웰과 오버랩되어 형성되고, 상기 제5 웰보다 상기 게이트 구조체로부터 멀리 배치되는 제1 소자 분리막을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근의 반도체 장치는 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
또한, 반도체 장치가 소형화 및 미세화 됨에 따라, 정전 방전(ElectroStatic Dischaarge; 이하 ESD) 현상이 장치의 동작 특성에 매우 큰 영향을 준다. 따라서, 이러한 정전 방전을 방지하기 위한 여러가지 기술들이 연구되고 있다.
특히, 고전압(High Voltage) 영역의 높은 전압용 IC 어플리케이션에서는 구성요소별 ESD 솔루션을 제공해야 하기에, ESD 특성 개선의 필요성이 증가되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 고전압용 ESD 동작이 가능하면서 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 내에 형성된 제1 웰, 상기 제1 웰 상에 형성된 게이트 구조체, 상기 게이트 구조체의 하부에 위치하고, 상기 제1 웰 내에 형성되는 제2 웰, 상기 게이트 구조체의 일측에 위치하고, 상기 제1 웰 내에 상기 제2 웰과 인접하도록 형성되며, 상기 제2 웰과 다른 도전형을 갖는 제3 웰, 상기 제3 웰과 오버랩되어 형성되는 제4 웰, 상기 게이트 구조체의 타측에 위치하고, 상기 제2 웰 내에 형성되는 제5 웰, 상기 게이트 구조체의 하부에 위치하고, 상기 제2 웰 내에서 상기 제5 웰과 인접하도록 형성되며, 상기 제2 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제6 웰, 및 상기 제2 웰과 오버랩되어 형성되고, 상기 제5 웰보다 상기 게이트 구조체로부터 멀리 배치되는 제1 소자 분리막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제6 웰 내에 형성되는 제2 소자 분리막을 더 포함하고, 상기 제2 소자 분리막은 상기 게이트 구조체의 하부에 상기 게이트 구조체와 오버랩되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 소자 분리막은 상기 제5 웰보다 깊게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 소자 분리막은 상기 제4 웰과 이격되도록 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 소자 분리막과 오버랩되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제8 웰을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제8 웰은 상기 게이트 구조체와 비오버랩되고, 상기 게이트 구조체와 상기 제5 웰 사이에 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰 내에 형성되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제8 웰을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제8 웰은 상기 게이트 구조체와 비오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 웰은 상기 제1 웰과 다른 도전형을 갖고, 상기 제5 웰은 상기 제2 웰과 다른 도전형을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 웰은 N타입 불순물을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 웰과 전기적으로 접속되는 제1 전극과, 상기 제5 웰과 전기적으로 접속되는 제2 전극을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 전극은 드레인 전극을 포함하고, 상기 제2 전극은 소오스 전극을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막과 상기 제5 웰 사이에 위치하고, 상기 제2 웰 내에 형성되는 제7 웰을 더 포함하고, 상기 제7 웰은 상기 제5 웰과 인접하도록 배치되고, 상기 제5 웰과 다른 도전형을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제7 웰과 전기적으로 접속되는 제3 전극을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 웰 내에 형성되고, 상기 제2 웰과 인접하며, 상기 제2 웰과 다른 도전형을 갖는 제11 웰과, 상기 제11 웰 내에 형성되는 제12 웰을 더 포함하고, 상기 제12 웰은 상기 제1 소자 분리막과 인접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 웰은 상기 제2 웰 및 상기 제3 웰에 동시에 오버랩될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 내에 형성된 제1 웰, 상기 제1 웰 내에 형성되고, 상기 제1 웰과 다른 도전형을 갖는 제2 웰, 상기 제2 웰 상에 형성되는 제1 게이트 구조체, 상기 제2 웰 상에 상기 제1 게이트 구조체와 이격되어 형성되는 제2 게이트 구조체, 상기 제1 및 제2 게이트 구조체의 사이에 위치하고, 상기 제2 웰 내에 형성되는 제3 웰, 상기 제1 및 제2 게이트 구조체의 일측에 위치하고, 상기 제2 웰 내에 형성되는 제4 웰, 상기 제1 및 제2 게이트 구조체의 타측에 위치하고, 상기 제2 웰 내에 형성되는 제5 웰, 상기 제1 게이트 구조체의 하부에 위치하고, 상기 제3 웰과 이격되고, 상기 제4 웰과 인접하도록 형성되며, 상기 제4 웰과 다른 도전형을 갖는 제6 웰, 및 상기 제2 게이트 구조체의 하부에 위치하고, 상기 제3 웰과 이격되고, 상기 제5 웰과 인접하도록 형성되며, 상기 제5 웰과 다른 도전형을 갖는 제7 웰을 포함한다.
본 발명의 몇몇 실시예에서, 상 상기 제2 웰과 오버랩되어 형성되고, 상기 제4 웰보다 상기 제1 게이트 구조체로부터 멀리 배치되는 제1 소자 분리막과, 상기 제2 웰과 오버랩되어 형성되고, 상기 제5 웰보다 상기 제2 게이트 구조체로부터 멀리 배치되는 제2 소자 분리막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막과 상기 제4 웰 사이에 위치하고, 상기 제2 웰 내에 형성되는 제8 웰을 더 포함하고, 상기 제8 웰은 상기 제4 웰과 인접하도록 배치되고, 상기 제4 웰과 다른 도전형을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 웰 내에 형성되고, 상기 제2 웰과 인접하며, 상기 제2 웰과 다른 도전형을 갖는 제11 웰과, 상기 제11 웰 내에 형성되는 제12 웰을 더 포함하고, 상기 제12 웰은 상기 제1 소자 분리막과 인접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰 내에 형성되는 제3 소자 분리막과, 상기 제7 웰 내에 형성되는 제4 소자 분리막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 소자 분리막은 상기 제4 웰보다 깊게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 소자 분리막과 오버랩되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제9 웰을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제9 웰은 상기 제1 게이트 구조체와 비오버랩되고, 상기 제1 게이트 구조체와 상기 제4 웰 사이에 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰 내에 형성되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제9 웰을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제9 웰은 상기 제1 게이트 구조체와 비오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 웰 및 상기 제4 웰은 상기 제2 웰과 다른 도전형을 갖고, 상기 제1 웰은 N타입 불순물을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 웰과 전기적으로 접속되는 제1 전극과, 상기 제4 웰과 전기적으로 접속되는 제2 전극과, 상기 제5 웰과 전기적으로 접속되는 제3 전극을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 전극은 드레인 전극을 포함하고, 상기 제2 전극 또는 상기 제3 전극은 소오스 전극을 포함하 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판 내에 형성된 제1 웰, 상기 제1 웰 내에 형성되는 제2 웰, 상기 제2 웰 상에 형성되는 제1 게이트 구조체, 상기 제2 웰 상에 상기 제1 게이트 구조체와 이격되어 형성되는 제2 게이트 구조체, 상기 제1 및 제2 게이트 구조체의 일측에 위치하고, 상기 제1 웰 내에서 상기 제2 웰과 인접하도록 형성되며, 상기 제2 웰과 다른 도전형을 갖는 제3 웰, 상기 제1 및 제2 게이트 구조체의 타측에 위치하고, 상기 제1 웰 내에서 상기 제2 웰과 인접하도록 형성되며, 상기 제2 웰과 다른 도전형을 갖는 제4 웰, 상기 제1 및 제2 게이트 구조체의 사이에 위치하고, 상기 제2 웰 내에 형성되는 제5 웰, 상기 제1 게이트 구조체와 상기 제5 웰 사이에 형성되며, 상기 제5 웰과 다른 도전형을 갖는 제6 웰, 상기 제2 게이트 구조체와 상기 제5 웰 사이에 형성되며, 상기 제5 웰과 다른 도전형을 갖는 제7 웰, 상기 제3 웰과 오버랩되어 형성되는 제8 웰, 상기 제4 웰과 오버랩되어 형성되는 제9 웰, 상기 제1 게이트 구조체의 하부에 위치하고, 상기 제8 웰과 이격되고, 상기 제6 웰과 인접하도록 형성되며, 상기 제6 웰과 다른 도전형을 갖는 제10 웰, 및 상기 제2 게이트 구조체의 하부에 위치하고, 상기 제9 웰과 이격되고, 상기 제7 웰과 인접하도록 형성되며, 상기 제7 웰과 다른 도전형을 갖는 제11 웰을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제10 웰 내에 형성되는 제1 소자 분리막과, 상기 제11 웰 내에 형성되는 제2 소자 분리막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막은 상기 제6 웰보다 깊게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막과 오버랩되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제12 웰을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제12 웰은 상기 제1 게이트 구조체와 비오버랩되고, 상기 제1 게이트 구조체와 상기 제6 웰 사이에 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제12 웰은 상기 제1 소자 분리막보다 얕은 깊이로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제10 웰 내에 형성되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제12 웰을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제12 웰은 상기 제1 게이트 구조체와 비오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰 및 상기 제8 웰은 상기 제2 웰과 다른 도전형을 갖고, 상기 제2 웰은 P타입 불순물을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제5 웰과 전기적으로 접속되는 제1 전극과, 상기 제6 웰과 전기적으로 접속되는 제2 전극과, 상기 제8 웰과 전기적으로 접속되는 제3 전극을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 전극은 소오스 전극을 포함하고, 상기 제8 전극은 드레인 전극을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8은 도 7의 B-B선을 따라 절단한 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 C-C선을 따라 절단한 단면도이다.
도 14는 본 발명의 제9 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 ESD 보호 회로를 나타내는 블럭도이다.
도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
일반적으로, 반도체 장치는 외부에서 발생된 정전 방전(또는 정전기)으로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 이러한 정전 방전(Electro-Static Discharge;　ESD, 이하　ESD　라고 함.) 현상으로 인해 일시에 고전압이 칩내로 유입될 경우, 유입된 고전압은 집적회로 내에 형성된 얇은 절연막, 채널 등을 파괴하여 칩 자체를 파괴한다. 따라서, 반도체 소자는 이러한 외부　ESD로부터 칩 내부를 보호하기 위하여, 외부 신호가 수신되는 패드(PAD) 마다　ESD 보호 회로 및 전원　클램프 회로를 내장한다.
이하에서, 도 1 내지 도 26을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A선을 따라 절단한 단면도이다. 도 3는 본 발명의 제1 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(11)는, 기판(100), 제1 웰(110), 제2 웰(122), 제3 웰(124), 제4 웰(135), 제5 웰(133), 제6 웰(142), 제7 웰(132), 제11 웰(121), 제12 웰(131), 제1 게이트 구조체(160a), 제2 게이트 구조체(160b), 제1 소자 분리막(152), 제2 소자 분리막(154), 제1 전극(174), 제2 전극(172), 제3 전극(170) 및 제4 전극(171)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 실시예에서, 기판(100)은 도시된 것과 같이, 예를 들어, P형 기판일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
기판(100) 내에는 제1 웰(110)이 형성될 수 있다. 이러한 제1 웰(110)은 도시된 것과 같이 기판(100)의 전면에 걸쳐 형성될 수 있다.
제1 웰(110)의 도전형은 예를 들어, 기판(100)의 도전형과 다를 수 있다. 즉, 기판(100)의 도전형이 P형인 경우, 제1 웰(110)의 도전형은 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(100)과 제1 웰(110)의 도전형은 얼마든지 변형될 수 있다.
제1 웰(110) 상에는 제1 게이트 구조체(160a)가 형성될 수 있다. 제1 게이트 구조체(160a)는 게이트 절연막(162a), 게이트 전극(164a), 스페이서(166a)를 포함할 수 있다. 제2 게이트 구조체(160b)는 제1 게이트 구조체(160a)와 실질적으로 동일하게 형성될 수 있으며, 이하에서는 제1 게이트 구조체(160a)를 기준으로 설명하도록 한다.
구체적으로, 게이트 절연막(162a)은 기판(100)과 게이트 전극(164a) 사이에 배치될 수 있다. 게이트 절연막(162a)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(162a)이 고유전율막일 경우, 게이트 절연막(162a)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 상세하게 도시하지는 않았으나, 게이트 절연막(162a)과 기판(100) 사이에는, 게이트 절연막(162a)과 기판(100) 사이의 불량 계면을 방지하는 역할을 하는 인터페이스막(미도시)이 추가로 더 배치될 수도 있다. 이러한, 인터페이스막(미도시)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(미도시)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 전극(164a)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(164a)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 게이트 전극(164a)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다. 예를 들어, 게이트 전극(164a)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(164a)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
스페이서(166a)는 게이트 전극(164a)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(166a)는 도 2에 도시된 것과 같이 게이트 전극(164a)의 양 측에 배치될 수 있다. 스페이서(166a)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 2에서는 스페이서(166a)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(166a)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(166a)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
제2 웰(122)은 제1 게이트 구조체(160A)의 하부에 위치하고, 제1 웰(110) 내에 형성될 수 있다. 제2 웰(122)의 도전형은 제1 웰(110)의 도전형과 다를 수 있다. 예를 들어, 제1 웰(110)의 도전형이 N형인 경우, 제2 웰(122)의 도전형은 P형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 웰(110)과 제2 웰(122)의 도전형은 얼마든지 변형될 수 있다.
제3 웰(124)은 상기 게이트 구조체의 일측에 위치하고, 제1 웰(110) 내에서 제2 웰(122)과 인접하도록 형성될 수 있다. 구체적으로, 제3 웰(124)의 하면은 제2 웰(122)의 하면과 동일 평면상에 위치할 수 있다. 제3 웰(124)의 측면은 제2 웰(122)의 측면과 인접할 수 있다. 제3 웰(124)은 제2 웰(122)과 다른 도전형을 가지고, 제1 웰(110)과 같은 도전형을 가질 수 있다. 예를 들어, 제2 웰(122)의 도전형이 P형인 경우, 제3 웰(124)의 도전형은 N형이고, 제1 웰(110)의 도전형도 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제4 웰(135)은 제3 웰(124)과 오버랩되어 형성될 수 있다. 구체적으로, 제4 웰(135)은 제3 웰(124)의 상부에 오버랩 될 수 있다. 또한, 제4 웰(135)은 제2 웰(122)의 상부의 일부와 오버랩 될 수 있다. 제4 웰(135)은 제1 게이트 구조체(160a)의 일측에 배치될 수 있다. 제4 웰(135)의 도전형은 제3 웰(124)의 도전형과 같을 수 있다. 예를 들어, 제3 웰(124)의 도전형이 N형인 경우, 제4 웰(135)의 도전형은 N형일 수 있다. 다만, 제4 웰(135)에 포함된 불순물의 농도는 제3 웰(124)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제4 웰(135)은 예를 들어, 드레인 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제4 웰(135) 상에는 제1 전극(174)이 배치될 수 있으며, 제1 전극(174)은 제4 웰(135)와 전기적으로 접속될 수 있다. 예를 들어, 제1 전극(174)은 드레인 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제5 웰(133)은 제2 웰(122) 내에 형성될 수 있다. 구체적으로, 제5 웰(133)은 제2 웰(122)의 상부의 일부에 오버랩 될 수 있다. 제5 웰(133)은 제1 게이트 구조체(160a)의 타측에 배치될 수 있다. 즉, 제5 웰(133)과 제4 웰(135)은 제1 게이트 구조체(160a)의 양측에 배치될 수 있다.
제5 웰(133)의 도전형은 제4 웰(135)의 도전형과 같을 수 있다. 또한, 제5 웰(133)은 제2 웰(122)의 도전형과 다를 수 있다. 예를 들어, 제2 웰(122)의 도전형이 P형인 경우, 제5 웰(133)의 도전형은 N형일 수 있다. 제5 웰(133)에 포함된 불순물의 농도는 제2 웰(122)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제5 웰(133)은 예를 들어, 소오스 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제5 웰(133) 상에는 제2 전극(172)이 배치될 수 있으며, 제2 전극(172)은 제5 웰(133)와 전기적으로 접속될 수 있다. 예를 들어, 제2 전극(172)은 소오스 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제6 웰(142)은 제1 게이트 구조체(160a)의 하부에 위치하고, 제2 웰(122) 내에서 제5 웰(133)과 인접하도록 형성될 수 있다. 또한, 제6 웰(142)은 제4 웰(135)과 이격되도록 배치될 수 있다. 제6 웰(142)은 제1 게이트 구조체(160a) 하부에 위치하는 채널의 일부에 형성될 수 있다. 제6 웰(142)은 제1 게이트 구조체(160a)의 일부에만 오버랩될 수 있다. 즉, 제6 웰(142)은 제1 게이트 구조체(160a)의 일부의 하부에만 위치할 수 있다.
제6 웰(142)은 제5 웰(133)보다 깊게 형성될 수 있다. 제6 웰(142)의 도전형은 제5 웰(133)의 도전형과 다를 수 있다. 또한, 제6 웰(142)은 제2 웰(122)의 도전형과 같을 수 있다. 예를 들어, 제2 웰(122)의 도전형이 P형인 경우, 제6 웰(142)의 도전형은 P형일 수 있다.
제6 웰(142)에 포함된 불순물의 농도는 제2 웰(122)에 포함된 불순물의 농도보다 높을 수 있다. 또한, 제6 웰(142)에 포함된 불순물의 농도는 제5 웰(133)에 포함된 불순물의 농도보다 높을 수 있다. 이에 따라, 제5 웰(133)로 유입되는 전자의 흐름은 주변보다 높은 불순물 농도를 갖는 제6 웰(142)의 주변 또는 그 하부에 형성될 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
제1 소자 분리막(152)은 제2 웰(122)과 오버랩되어 형성되고, 제5 웰(133)보다 상기 게이트 구조체로부터 멀리 배치될 수 있다. 구체적으로, 제1 소자 분리막(152)의 일부는 제2 웰(122)과 오버랩되도록 형성될 수 있으며, 다른 일부는 제2 웰(122)과 인접한 제2 웰(122)과 다른 도전형의 제11 웰(121)과 인접할 수 있다. 즉, 제1 소자 분리막(152)은 제2 웰(122)과 제11 웰(121) 사이에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 소자 분리막(152)은, 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도 2에서는 제1 소자 분리막(152)의 단면 형상이 테이퍼진인 것을 도시하였으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 즉, 필요에 따라 소자 분리막의 단면 형상은 얼마든지 변형될 수 있다.
제11 웰(121)은 제3 웰(124)과 실질적으로 동일하게 형성될 수 있으며 제1 웰(110) 내에서 제2 웰(122) 및 제1 소자 분리막(152)과 인접하도록 형성될 수 있다. 제11 웰(121)은 제2 웰(122)의 도전형과 다른 도전형을 가질 수 있다.
제12 웰(131)은 제11 웰(121)의 상부에 형성될 수 있다. 제12 웰(131)은 제1 소자 분리막(152)과 인접할 수 있으며, 제4 웰(135)과 실질적으로 동일하게 형성될 수 있다.
제12 웰(131) 상에는 제3 전극(170)이 배치될 수 있으며, 제3 전극(170)은 제12 웰(131)과 전기적으로 접속될 수 있다. 예를 들어, 제3 전극(170)은 드레인 단자, VDD 단자, ISO 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제7 웰(132)은 제1 소자 분리막(152)과 제5 웰(133) 사이에 위치하고, 제2 웰(122) 내에 형성될 수 있다. 제7 웰(132)은 제5 웰(133) 및 제1 소자 분리막(152)과 인접하도록 배치되고, 제5 웰(133)과 다른 도전형을 가질 수 있다. 예를 들어, 제5 웰(133)의 도전형이 N형인 경우, 제7 웰(132)의 도전형은 P형일 수 있다. 제7 웰(132)에 포함된 불순물의 농도는 제2 웰(122)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제7 웰(132)은 예를 들어, pNPN(parasitic NPN) 트랜지스터의 베이스 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제7 웰(132) 상에는 제4 전극(171)이 배치될 수 있으며, 제4 전극(171)은 제7 웰(132)와 전기적으로 접속될 수 있다. 예를 들어, 제4 전극(171)은 접지 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 소자 분리막(154)은 제6 웰(142) 내에 형성될 수 있다. 구체적으로, 제2 소자 분리막(154)는 제1 게이트 구조체(160a)의 하부에 제1 게이트 구조체(160a)와 오버랩되도록 형성될 수 있다. 제2 소자 분리막(154)은 제1 게이트 구조체(160a)의 하부에만 형성될 수 있다. 또한, 제2 소자 분리막(154)은 제6 웰(142) 내에만 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 소자 분리막(154)은 제5 웰(133)보다 깊게 형성될 수 있다. 즉, 제2 소자 분리막(154)의 하면은 제5 웰(133)의 하면보다 낮을 수 있다. 제2 소자 분리막(154)은 제4 웰(135)과 이격되도록 형성될 수 있다.
제2 소자 분리막(154)은, 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도 2에서는 제2 소자 분리막(154)의 단면 형상이 테이퍼진인 것을 도시하였으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 즉, 필요에 따라 소자 분리막의 단면 형상은 얼마든지 변형될 수 있다.
도 2에 도시된 것과 같이 제1 게이트 구조체(160a)와 제2 게이트 구조체(160b)는 제3 웰(124)을 중심으로 대칭적인 구조로 형성될 수 있다. 제3 웰(124)을 중심으로 왼쪽에 있는 구성요소(예를 들어, 제2 웰(122) 내지 제7 웰(132), 제11 웰(121), 제12 웰(131), 제1 및 제2 소자 분리막(154))와, 제3 웰(124)을 중심으로 대칭되도록 오른쪽에 배치되는 구성요소(도면부호 126, 127, 136, 137, 138, 144, 156, 158)은 실질적으로 동일하게 형성될 수 있다. 따라서, 이에 대한 자세한 설명은 생략하도록 한다.
도 3을 참조하면, 본 발명의 반도체 장치는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함하고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 ESD 소자로써 동작할 수 있다. 이하에서는 제1 트랜지스터(TR1)를 기준으로 설명하도록 한다.
제1 트랜지스터(TR1)는 제1 게이트 구조체(160a)를 포함하고, 제1 게이트 구조체(160a)의 일측에 있는 제4 웰(135)은 드레인 영역으로, 제5 웰(133)은 소오스 영역으로 동작할 수 있다. 또한, 제12 웰(131)은 드레인 영역 또는 VDD 영역으로 동작할 수 있다. 고전압의 ESD는 드레인 영역으로 유입될 수 있다.
앞에서 설명한 바와 같이 본 발명의 제1 트랜지스터(TR1)는 제1 소자 분리막(152)와 제2 소자 분리막(154)를 포함하며, 제1 소자 분리막(152)와 제2 소자 분리막(154)은 게이트와 소오스 영역에 독립된 STI 영역(isolated STI)를 형성할 수 있다. 독립된 STI 영역은 드레인 영역(예를 들어, 제4 웰(135) 또는 제12 웰(131))으로부터 소오스 영역(예를 들어, 제5 웰(133))으로 향하는 전류 경로(deep currnet path)를 기판(100)에 가깝도록 수직적으로 깊게 형성할 수 있다.
또한, 제1 게이트 구조체(160a)의 하부에는 제6 웰(142)이 형성되며, 제6 웰(142)은 소오스 또는 드레인 영역과 다른 도전형을 가질 수 있다. 또한, 제6 웰(142)은 소오스 영역에 인접하고, 드레인 영역에는 이격되도록 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제6 웰(142)은 좁은 PW(shallow PW; sPW)가 될 수 있다. 또한, 제6 웰(142) 내에는 제2 소자 분리막(154)이 형성될 수 있다. 이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 더 아래방향으로 향할 수 있으며, STI 계면효과 등을 통하여 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
또한, 제3 웰(124)과 제11 웰(121)과 같은 깊은 N형 웰(deep NW)을 주기적으로 형성함으로써, 새로운 전류 경로를 형성할 수 있다. 이를 통해, 전류 경로를 더 깊게 형성함으로써, 기존의 전류 특성을 개선할 수 있다.
또한, 제7 웰(132)을 소오스 영역으로 동작하는 제5 웰(133)과 인접하도록 배치하고, 제7 웰(132)이 제5 웰(133)과 다른 도전형을 갖도록 함으로써, 기생 트랜지스터(pNPN)가 독립적으로 동작하도록 할 수 있다. 이를 통해, 전류 흐름의 균일성(uniformity)을 개선시킬 수 있다.
또한, 본 발명의 반도체 장치에서 소오스 영역은 드레인 영역과 유사하게 형성됨으로써, 반도체 장치의 전류 흐름에 대한 수직적(vertical) 특성은 더욱 개선될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(12)는 앞에서 도 2를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 장치(11)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제2 실시예에 따른 반도체 장치(12)는 제2 소자 분리막(154)이 미형성될 수 있다. 제2 소자 분리막(154)이 미형성됨에 따라, 제1 트랜지스터(TR1)의 채널 영역이 동작가능할 수 있다.
이를 통해, 본 발명의 제1 실시예에 따른 반도체 장치(11)는 Gg-타입(Gate-grounded type)으로만 이용가능했던 반면, 제2 실시예에 따른 반도체 장치(12)는 Gg-타입 뿐만 아니라, Gc-타입(Gate-Coupled type)으로도 이용할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(13)는 앞에서 도 2를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 장치(11)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제3 실시예에 따른 반도체 장치(13)는 제8 웰(182)을 더 포함할 수 있다. 제8 웰(182)은 제6 웰(142) 내에 형성될 수 있다. 또한, 제8 웰(182)은 제2 소자 분리막(154)와 오버랩될 수 있다.
구체적으로, 제8 웰(182)은 제2 소자 분리막(154)의 상부의 일부에 오버랩될 수 있다. 또한, 제8 웰(182)은 제6 웰(142)의 일부와 오버랩될 수 있다. 제8 웰(182)은 제1 게이트 구조체(160a)의 타측에 배치될 수 있다. 즉, 제8 웰(182)과 제4 웰(135)은 제1 게이트 구조체(160a)의 양측에 배치될 수 있다. 또한, 제8 웰(182)은 제1 게이트 구조체(160a)와 제5 웰(133) 사이에 위치할 수 있으며, 제1 게이트 구조체(160a)와 오버랩되지 않도록 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제8 웰(182)의 도전형은 제6 웰(142)의 도전형과 같을 수 있다. 또한, 제8 웰(182)은 제5 웰(133)의 도전형과 다를 수 있다. 예를 들어, 제6 웰(142)의 도전형이 P형인 경우, 제8 웰(182)의 도전형은 P형일 수 있다. 또한, 제8 웰(182)에 포함된 불순물의 농도는 제6 웰(142)에 포함된 불순물의 농도보다 높을 수 있다. 제8 웰(182)은 노출된 제2 소자 분리막(154) 상에 P형 불순물을 추가로 도핑함으로써 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 더 아래방향으로 향할 수 있으며, STI 계면 효과와 새로운 전류 경로의 생성으로 인해, 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(14)는 앞에서 도 4를 참조하여 설명한 본 발명의 제2 실시예에 따른 반도체 장치(12)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제4 실시예에 따른 반도체 장치(14)는 제8 웰(182)을 더 포함할 수 있다. 결과적으로 제6 웰(142) 내에 제2 소자 분리막(154)은 미형성되고, 제8 웰(182)만 형성될 수 있다.
구체적으로, 제8 웰(182)은 제6 웰(142) 내에 형성될 수 있다. 구체적으로, 제8 웰(182)은 제6 웰(142)의 상부의 일부에 오버랩 될 수 있다. 제8 웰(182)은 제1 게이트 구조체(160a)의 타측에 배치될 수 있다. 즉, 제8 웰(182)과 제4 웰(135)은 제1 게이트 구조체(160a)의 양측에 배치될 수 있다. 또한, 제8 웰(182)은 제1 게이트 구조체(160a)와 제5 웰(133) 사이에 위치할 수 있으며, 제1 게이트 구조체(160a)와 오버랩되지 않도록 배치될 수 있다.
제8 웰(182)은 노출된 제6 웰(142) 상에 P형 불순물을 추가로 도핑함으로써 형성될 수 있다. 제8 웰(182)의 도전형은 제6 웰(142)의 도전형과 같을 수 있다. 또한, 제8 웰(182)은 제5 웰(133)의 도전형과 다를 수 있다. 예를 들어, 제6 웰(142)의 도전형이 P형인 경우, 제8 웰(182)의 도전형은 P형일 수 있다. 또한, 제8 웰(182)에 포함된 불순물의 농도는 제6 웰(142)에 포함된 불순물의 농도보다 높을 수 있다. 이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 제8 웰(182) 및 제6 웰(142)의 아래쪽으로 형성되어, 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 8은 도 7의 B-B선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(21)는, 기판(100), 제1 웰(110), 제2 웰(224), 제3 웰(235), 제4 웰(233), 제5 웰(236), 제6 웰(242), 제7 웰(244), 제8 웰(232), 제11 웰(221), 제12 웰(231), 제1 게이트 구조체(260a), 제2 게이트 구조체(260b), 제1 내지 제4 소자 분리막(252. 254, 256, 258), 제1 전극(274), 제2 전극(272), 제3 전극(270), 및제4 전극(271)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
본 실시예에서, 기판(100)은 도시된 것과 같이, 예를 들어, P형 기판(100)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
기판(100) 내에는 제1 웰(110)이 형성될 수 있다. 이러한 제1 웰(110)은 도시된 것과 같이 기판(100)의 전면에 걸쳐 형성될 수 있다.
제1 웰(110)의 도전형은 예를 들어, 기판(100)의 도전형과 다를 수 있다. 즉, 기판(100)의 도전형이 P형인 경우, 제1 웰(110)의 도전형은 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(100)과 제1 웰(110)의 도전형은 얼마든지 변형될 수 있다.
제1 웰(110) 상에는 제1 게이트 구조체(260a)와 제2 게이트 구조체(260b)가 형성될 수 있다. 제1 게이트 구조체(260a)는 게이트 절연막(262a), 게이트 전극(264a), 스페이서(266a)를 포함할 수 있다.
제2 게이트 구조체(260b)는 제2 웰(224) 상에서 제1 게이트 구조체(260a)와 이격되어 형성될 수 있다. 제2 게이트 구조체(260b)는 제1 게이트 구조체(260a)와 실질적으로 동일하게 형성될 수 있다. 제1 게이트 구조체(260a) 및 제2 게이트 구조체(260b)는, 제1 실시예에 따른 반도체 장치(11)에 포함된 제1 게이트 구조체(260a) 및 제2 게이트 구조체(260b)와 실질적으로 동일하게 형성될 수 있으므로 자세한 설명은 생략한다.
제2 웰(224)은 제1 및 제2 게이트 구조체(260a, 260b)의 하부에 위치하고, 상기 제1 웰(110) 내에 형성될 수 있다. 제2 웰(224)의 도전형은 제1 웰(110)의 도전형과 다를 수 있다. 예를 들어, 제1 웰(110)의 도전형이 N형인 경우, 제2 웰(224)의 도전형은 P형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 웰(110)과 제2 웰(224)의 도전형은 얼마든지 변형될 수 있다.
제3 웰(235)은 제1 및 제2 게이트 구조체(260a, 260b)의 사이에 위치하고 제2 웰(224) 내에 형성될 수 있다. 제3 웰(235)은 제2 웰(224)에만 인접하고 제1 웰(110)에는 이격되도록 배치될 수 있다. 제3 웰(235)은 제2 웰(224)과 다른 도전형을 가지고, 제1 웰(110)과 같은 도전형을 가질 수 있다. 예를 들어, 제2 웰(224)의 도전형이 P형인 경우, 제3 웰(235)의 도전형은 N형이고, 제1 웰(110)의 도전형도 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제3 웰(235)에 포함된 불순물의 농도는 제2 웰(224)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제3 웰(235)은 예를 들어, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 공통된 드레인 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제3 웰(235) 상에는 제1 전극(274)이 배치될 수 있으며, 제1 전극(274)은 제3 웰(235)와 전기적으로 접속될 수 있다. 예를 들어, 제1 전극(274)은 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 공통된 드레인 단자에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제4 웰(233)은 제1 및 제2 게이트 구조체(260a, 260b)의 일측에 위치하고, 제2 웰(224) 내에 형성될 수 있다. 구체적으로, 제4 웰(233)은 제2 웰(224)의 상부의 일부에 오버랩 될 수 있다.
제4 웰(233)의 도전형은 제3 웰(235)의 도전형과 같을 수 있다. 또한, 제4 웰(233)은 제2 웰(224)의 도전형과 다를 수 있다. 예를 들어, 제2 웰(224)의 도전형이 P형인 경우, 제4 웰(233)의 도전형은 N형일 수 있다. 제4 웰(233)에 포함된 불순물의 농도는 제2 웰(224)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제4 웰(233)은 예를 들어, 제1 트랜지스터(TR1)의 소오스 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제4 웰(233) 상에는 제2 전극(272)이 배치될 수 있으며, 제2 전극(272)은 제4 웰(233)와 전기적으로 접속될 수 있다. 예를 들어, 제2 전극(272)은 제1 트랜지스터(TR1)의 소오스 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제5 웰(236)은 제1 및 제2 게이트 구조체(260a, 260b)의 타측에 위치하고, 제2 웰(224) 내에 형성될 수 있다. 구체적으로, 제5 웰(236)은 제2 웰(224)의 상부의 일부에 오버랩 될 수 있다. 제5 웰(236)은 제4 웰(233)와 실질적으로 동일하게 형성될 수 있다. 제5 웰(236)은 제2 트랜지스터(TR2)의 소오스 영역으로 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제6 웰(242)은 제1 게이트 구조체(260a)의 하부에 위치하고, 제2 웰(224) 내에서 제4 웰(233)과 인접하도록 형성될 수 있다. 또한, 제6 웰(242)은 제3 웰(235)과 이격되도록 배치될 수 있다. 제6 웰(242)은 제1 게이트 구조체(260a) 하부에 위치하는 채널의 일부에 형성될 수 있다. 제6 웰(242)은 제1 게이트 구조체(260a)의 일부에만 오버랩될 수 있다. 즉, 제6 웰(242)은 제1 게이트 구조체(260a)의 일부의 하부에만 위치할 수 있다.
제6 웰(242)은 제4 웰(233)보다 깊게 형성될 수 있다. 제6 웰(242)의 도전형은 제4 웰(233)의 도전형과 다를 수 있다. 또한, 제6 웰(242)은 제2 웰(224)의 도전형과 같을 수 있다. 예를 들어, 제2 웰(224)의 도전형이 P형인 경우, 제6 웰(242)의 도전형은 P형일 수 있다.
제6 웰(242)에 포함된 불순물의 농도는 제2 웰(224)에 포함된 불순물의 농도보다 높을 수 있다. 또한, 제6 웰(242)에 포함된 불순물의 농도는 제4 웰(233)에 포함된 불순물의 농도보다 높을 수 있다. 이에 따라, 제4 웰(233)로 유입되는 전자의 흐름은 주변보다 높은 불순물 농도를 갖는 제6 웰(242)의 주변 또는 그 하부에 형성될 수 있다.
제1 소자 분리막(252)은 제2 웰(224)과 오버랩되어 형성되고, 제4 웰(233)보다 제1 게이트 구조체(260a)로부터 멀리 배치될 수 있다. 구체적으로, 제1 소자 분리막(252)의 일부는 제2 웰(224)과 오버랩되도록 형성될 수 있으며, 다른 일부는 제2 웰(224)과 인접한 제2 웰(224)과 다른 도전형의 제11 웰(221)과 인접할 수 있다. 즉, 제1 소자 분리막(252)은 제2 웰(224)과 제11 웰(221) 사이에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제2 소자 분리막(258)은 제2 웰(224)과 오버랩되어 형성되고, 제5 웰(236)보다 제2 게이트 구조체(260b)로부터 멀리 배치될 수 있다.
제11 웰(221)은 제1 웰(110) 내에서 제2 웰(224) 및 제1 소자 분리막(252)과 인접하도록 형성될 수 있다. 제11 웰(221)은 제2 웰(224)의 도전형과 다른 도전형을 가질 수 있다. 제11 웰(221)의 하면은 제2 웰(224)의 하면과 동일 평면상에 있을 수 있으나, 이에 한정되지 않는다.
제12 웰(231)은 제11 웰(221)의 상부에 형성될 수 있다. 제12 웰(231)은 제1 소자 분리막(252)과 인접할 수 있으며, 제4 웰(233)과 실질적으로 동일하게 형성될 수 있다.
제12 웰(231) 상에는 제3 전극(270)이 배치될 수 있으며, 제3 전극(270)은 제12 웰(231)과 전기적으로 접속될 수 있다. 예를 들어, 제3 전극(270)은 드레인 단자, VDD 단자, ISO 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제7 웰(244)은 제2 게이트 구조체(260b)의 하부에 위치하고, 제2 웰(224) 내에서 제5 웰(236)과 인접하도록 형성될 수 있다. 또한, 제7 웰(244)은 제3 웰(235)과 이격되도록 배치될 수 있다. 제7 웰(244)은 제2 게이트 구조체(260b) 하부에 위치하는 채널의 일부에 형성될 수 있다. 제7 웰(244)은 제2 게이트 구조체(260b)의 일부에만 오버랩될 수 있다. 즉, 제7 웰(244)은 제2 게이트 구조체(260b)의 일부의 하부에만 위치할 수 있다. 제7 웰(244)은 제6 웰(242)과 실질적으로 동일하게 형성될 수 있다.
제8 웰(232)은 제1 소자 분리막(252)과 제4 웰(233) 사이에 위치하고, 제2 웰(224) 내에 형성될 수 있다. 제8 웰(232)은 제4 웰(233) 및 제1 소자 분리막(252)과 인접하도록 배치되고, 제4 웰(233)과 다른 도전형을 가질 수 있다. 예를 들어, 제4 웰(233)의 도전형이 N형인 경우, 제8 웰(232)의 도전형은 P형일 수 있다. 제8 웰(232)에 포함된 불순물의 농도는 제2 웰(224)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제8 웰(232)은 예를 들어, pNPN(parasitic NPN) 트랜지스터의 베이스 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제8 웰(232) 상에는 제4 전극(271)이 배치될 수 있으며, 제4 전극(271)은 제8 웰(232)와 전기적으로 접속될 수 있다. 예를 들어, 제4 전극(271)은 접지 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제3 소자 분리막(254)은 제6 웰(242) 내에 형성될 수 있다. 구체적으로, 제3 소자 분리막(254)은 제1 게이트 구조체(260a)의 하부에 제1 게이트 구조체(260a)와 오버랩되도록 형성될 수 있다. 제3 소자 분리막(254)은 제1 게이트 구조체(260a)의 하부에만 형성될 수 있다. 또한, 제3 소자 분리막(254)은 제6 웰(242) 내에만 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제3 소자 분리막(254)은 제4 웰(233)보다 깊게 형성될 수 있다. 즉, 제3 소자 분리막(254)의 하면은 제4 웰(233)의 하면보다 낮을 수 있다. 제3 소자 분리막(254)은 제3 웰(235)과 이격되도록 형성될 수 있다.
제3 소자 분리막(254)은, 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도 2에서는 제3 소자 분리막(254)의 단면 형상이 테이퍼진인 것을 도시하였으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 즉, 필요에 따라 소자 분리막의 단면 형상은 얼마든지 변형될 수 있다.
제4 소자 분리막(256)은 제7 웰(244) 내에 형성될 수 있다. 제4 소자 분리막(256)은 제3 소자 분리막(254)과 실질적으로 동일하게 형성되는 바, 자세한 설명은 생략한다.
본 발명의 제5 실시예에 따른 반도체 장치(21)는, 도 3을 참조하여 설명한 제5 실시예에 따른 반도체 장치(11)와 실질적으로 동일하게 동작할 수 있다. 다만, 제5 실시예에 따른 반도체 장치(21)의 제3 웰(235)은 제1 웰(110)과 인접하지 않는다. 따라서, 제5 실시예에 따른 반도체 장치(21)는 트랜지스터의 드레인 영역과 제1 웰(110)이 단락되어 입출력(I/O)용 트랜지스터로 사용이 가능할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 9를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(22)는 앞에서 도 8를 참조하여 설명한 본 발명의 제5 실시예에 따른 반도체 장치(21)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제6 실시예에 따른 반도체 장치(22)는 제3 소자 분리막(254)이 미형성될 수 있다. 제3 소자 분리막(254)이 미형성됨에 따라, 제1 트랜지스터(TR1)의 채널 영역이 동작가능할 수 있다.
이를 통해, 본 발명의 제5 실시예에 따른 반도체 장치(21)는 Gg-타입(Gate-grounded type)으로만 이용가능했던 반면, 제6 실시예에 따른 반도체 장치(22)는 Gg-타입 뿐만 아니라, Gc-타입(Gate-Coupled type)으로도 이용할 수 있다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 10을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(23)는 앞에서 도 8를 참조하여 설명한 본 발명의 제5 실시예에 따른 반도체 장치(21)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제7 실시예에 따른 반도체 장치(23)는 제9 웰(282)을 더 포함할 수 있다. 제9 웰(282)은 제6 웰(242) 내에 형성될 수 있다. 또한, 제9 웰(282)은 제3 소자 분리막(254)과 오버랩될 수 있다.
구체적으로, 제9 웰(282)은 제3 소자 분리막(254)의 상부의 일부에 오버랩될 수 있다. 또한, 제9 웰(282)은 제6 웰(242)의 일부와 오버랩될 수 있다. 제9 웰(282)은 제1 게이트 구조체(260a)의 일측에 배치될 수 있다. 즉, 제9 웰(282)과 제3 웰(235)은 제1 게이트 구조체(260a)의 양측에 배치될 수 있다. 또한, 제9 웰(282)은 제1 게이트 구조체(260a)와 제4 웰(233) 사이에 위치할 수 있으며, 제1 게이트 구조체(260a)와 오버랩되지 않도록 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제9 웰(282)의 도전형은 제6 웰(242)의 도전형과 같을 수 있다. 또한, 제9 웰(282)은 제4 웰(233)의 도전형과 다를 수 있다. 예를 들어, 제6 웰(242)의 도전형이 P형인 경우, 제9 웰(282)의 도전형은 P형일 수 있다. 또한, 제9 웰(282)에 포함된 불순물의 농도는 제6 웰(242)에 포함된 불순물의 농도보다 높을 수 있다. 제9 웰(282)은 노출된 제3 소자 분리막(254) 상에 P형 불순물을 추가로 도핑함으로써 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제10 웰(284)은 제4 소자 분리막(256)의 상부의 일부에 오버랩될 수 있다. 또한, 제10 웰(284)은 제7 웰(244)의 일부와 오버랩될 수 있다. 제10 웰(284)은 제9 웰(282)과 실질적으로 동일하게 형성되고 동작할 수 있다.
이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 더 아래방향으로 향할 수 있으며, STI 계면 효과와 새로운 전류 경로의 생성으로 인해, 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 11을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(24)는 앞에서 도 9를 참조하여 설명한 본 발명의 제6 실시예에 따른 반도체 장치(22)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제8 실시예에 따른 반도체 장치(24)는 제9 웰(282)을 더 포함할 수 있다. 결과적으로 제6 웰(242) 내에는 제3 소자 분리막(254)은 미형성되고, 제9 웰(282)만 형성될 수 있다.
구체적으로, 제9 웰(282)은 제6 웰(242) 내에 형성될 수 있다. 구체적으로, 제9 웰(282)은 제6 웰(242)의 상부의 일부에 오버랩 될 수 있다. 제9 웰(282)은 제1 게이트 구조체(260a)의 타측에 배치될 수 있다. 즉, 제9 웰(282)과 제4 웰(233)은 제1 게이트 구조체(260a)의 양측에 배치될 수 있다. 또한, 제9 웰(282)은 제1 게이트 구조체(260a)와 제5 웰 사이에 위치할 수 있으며, 제1 게이트 구조체(260a)와 오버랩되지 않도록 배치될 수 있다.
제9 웰(282)은 노출된 제6 웰(242) 상에 P형 불순물을 추가로 도핑함으로써 형성될 수 있다. 제9 웰(282)의 도전형은 제6 웰(242)의 도전형과 같을 수 있다. 또한, 제9 웰(282)은 제4 웰(233)의 도전형과 다를 수 있다. 예를 들어, 제6 웰(242)의 도전형이 P형인 경우, 제9 웰(282)의 도전형은 P형일 수 있다. 또한, 제9 웰(282)에 포함된 불순물의 농도는 제6 웰(242)에 포함된 불순물의 농도보다 높을 수 있다. 이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 제9 웰(282) 및 제6 웰(242)의 아래쪽으로 형성되어, 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
마찬가지로, 제10 웰(284)은 제7 웰(244) 내에 형성될 수 있다. 구체적으로, 제10 웰(284)은 제7 웰(244)의 상부의 일부에 오버랩 될 수 있다. 제10 웰(284)은 제9 웰(282)과 실질적으로 동일하게 형성되고 동작할 수 있다.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 13은 도 12의 C-C선을 따라 절단한 단면도이다. 도 14는 본 발명의 제9 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 12 내지 도 14를 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(31)는, 기판(100), 제1 웰(110), 제2 웰(324), 제3 웰(322), 제4 웰(326), 제5 웰(335), 제6 웰(333), 제7 웰(337), 제8 웰(331), 제9 웰(339), 제10 웰(342), 제11 웰(344), 제1 게이트 구조체(360a), 제2 게이트 구조체(360b), 제1 소자 분리막(354), 제2 소자 분리막(356), 제1 전극(374), 제2 전극(373), 및 제3 전극(372)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 본 실시예에서, 기판(100)은 도시된 것과 같이, 예를 들어, P형 기판일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
기판(100) 내에는 제1 웰(110)이 형성될 수 있다. 이러한 제1 웰(110)은 도시된 것과 같이 기판(100)의 전면에 걸쳐 형성될 수 있다.
제1 웰(110)의 도전형은 예를 들어, 기판(100)의 도전형과 다를 수 있다. 즉, 기판(100)의 도전형이 P형인 경우, 제1 웰(110)의 도전형은 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(100)과 제1 웰(110)의 도전형은 얼마든지 변형될 수 있다.
제1 웰(110) 상에는 제1 게이트 구조체(360a)와 제2 게이트 구조체(360b)가 형성될 수 있다. 제1 게이트 구조체(360a)는 게이트 절연막(362a), 게이트 전극(363a), 스페이서(366a)를 포함할 수 있다.
제2 게이트 구조체(360b)는 제2 웰(324) 상에서 제1 게이트 구조체(360a)와 이격되어 형성될 수 있다. 제2 게이트 구조체(360b)는 제1 게이트 구조체(360a)와 실질적으로 동일하게 형성될 수 있다. 제1 게이트 구조체(360a) 및 제2 게이트 구조체(360b)는, 제1 실시예에 따른 반도체 장치(11)에 포함된 제1 게이트 구조체(160a) 및 제2 게이트 구조체(160b)와 실질적으로 동일하게 형성될 수 있다.
제2 웰(324)은 제1 및 제2 게이트 구조체(360a, 360b)의 하부에 위치하고, 상기 제1 웰(110) 내에 형성될 수 있다. 제2 웰(324)의 도전형은 제1 웰(110)의 도전형과 다를 수 있다. 예를 들어, 제1 웰(110)의 도전형이 N형인 경우, 제2 웰(324)의 도전형은 P형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 웰(110)과 제2 웰(324)의 도전형은 얼마든지 변형될 수 있다.
제3 웰(322)은 제1 및 제2 게이트 구조체(360a, 360b)의 일측에 위치하고, 제1 웰(110) 내에서 상기 제2 웰(324)과 인접하도록 형성될 수 있다. 구체적으로, 제3 웰(322)의 하면은 제2 웰(324)의 하면과 동일 평면상에 위치할 수 있다. 제3 웰(322)의 측면은 제2 웰(324)의 측면과 인접할 수 있다. 제3 웰(322)은 제2 웰(324)과 다른 도전형을 가지고, 제1 웰(110)과 같은 도전형을 가질 수 있다. 예를 들어, 제2 웰(324)의 도전형이 P형인 경우, 제3 웰(322)의 도전형은 N형이고, 제1 웰(110)의 도전형도 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제4 웰(326)은 제1 및 제2 게이트 구조체(360a, 360b)의 타측에 위치하고, 제1 웰(110) 내에서 상기 제2 웰(324)과 인접하도록 형성될 수 있다. 구체적으로, 제4 웰(326)의 하면은 제2 웰(324)의 하면과 동일 평면상에 위치할 수 있다. 제4 웰(326)의 측면은 제2 웰(324)의 측면과 인접할 수 있다. 제4 웰(326)은 제2 웰(324)과 다른 도전형을 가지고, 제1 웰(110)과 같은 도전형을 가질 수 있다. 예를 들어, 제2 웰(324)의 도전형이 P형인 경우, 제4 웰(326)의 도전형은 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제5 웰(335)은 제1 및 제2 게이트 구조체(360a, 360b)의 사이에 위치하고 제2 웰(324) 내에 형성될 수 있다. 제5 웰(335)은 제2 웰(324)과 같은 도전형을 가지고, 제1 웰(110)과 다른 도전형을 가질 수 있다. 예를 들어, 제2 웰(324)의 도전형이 P형인 경우, 제5 웰(335)의 도전형은 P형이고, 제1 웰(110)의 도전형은 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제5 웰(335)에 포함된 불순물의 농도는 제2 웰(324)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제5 웰(335)은 예를 들어, pNPN 트랜지스터의 베이스 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제5 웰(335) 상에는 제1 전극(374)이 배치될 수 있으며, 제1 전극(374)은 제5 웰(335)와 전기적으로 접속될 수 있다. 예를 들어, 제1 전극(374)은 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2) 사이의 공통된 베이스 영역에 연결될 수 있다. 또한, 제1 전극(374)은 접지와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제6 웰(333)은 제1 게이트 구조체(360a)과 제5 웰(335) 사이에 위치하고 제2 웰(324) 내에 형성될 수 있다. 제6 웰(333)은 제2 웰(324)에만 인접하고 제1 웰(110)에는 이격되도록 배치될 수 있다. 제6 웰(333)은 제5 웰(335)과 다른 도전형을 가질 수 있다. 예를 들어, 제5 웰(335)의 도전형이 P형인 경우, 제6 웰(333)의 도전형은 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제6 웰(333)에 포함된 불순물의 농도는 제2 웰(324)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제6 웰(333)은 예를 들어, 제1 트랜지스터(TR1)의 소오스 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제6 웰(333) 상에는 제2 전극(373)이 배치될 수 있으며, 제2 전극(373)은 제6 웰(333)와 전기적으로 접속될 수 있다. 예를 들어, 제2 전극(373)은 제1 트랜지스터(TR1)의 소오스 단자에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제7 웰(337)은 제2 게이트 구조체(360b)과 제5 웰(335) 사이에 위치하고 제2 웰(324) 내에 형성될 수 있다. 제7 웰(337)은 제2 웰(324)에만 인접하고 제1 웰(110)에는 이격되도록 배치될 수 있다. 제7 웰(337)은 제5 웰(335)과 다른 도전형을 가질 수 있다. 예를 들어, 제5 웰(335)의 도전형이 P형인 경우, 제7 웰(337)의 도전형은 N형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
제7 웰(337)에 포함된 불순물의 농도는 제2 웰(324)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제7 웰(337)은 예를 들어, 제2 트랜지스터(TR2)의 소오스 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제8 웰(331)은 제3 웰(322)과 오버랩되어 형성될 수 있다. 구체적으로, 제8 웰(331)은 제3 웰(322)의 상부에 오버랩 될 수 있다. 또한, 제8 웰(331)은 제2 웰(324)의 상부의 일부와 오버랩 될 수 있다. 제8 웰(331)은 제1 게이트 구조체(360a)의 일측에 배치될 수 있다. 제8 웰(331)의 도전형은 제3 웰(322)의 도전형과 같을 수 있다. 예를 들어, 제3 웰(322)의 도전형이 N형인 경우, 제8 웰(331)의 도전형은 N형일 수 있다. 다만, 제8 웰(331)에 포함된 불순물의 농도는 제3 웰(322)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제8 웰(331)은 예를 들어, 드레인 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제8 웰(331) 상에는 제3 전극(372)이 배치될 수 있으며, 제3 전극(372)은 제8 웰(331)와 전기적으로 접속될 수 있다. 예를 들어, 제3 전극(372)은 제1 트랜지스터(TR1)의 드레인 단자와 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제9 웰(339)은 제4 웰(326)과 오버랩되어 형성될 수 있다. 구체적으로, 제9 웰(339)은 제4 웰(326)의 상부에 오버랩 될 수 있다. 또한, 제9 웰(339)은 제2 웰(324)의 상부의 일부와 오버랩 될 수 있다. 제9 웰(339)은 제2 게이트 구조체(360b)의 타측에 배치될 수 있다. 제9 웰(339)의 도전형은 제4 웰(326)의 도전형과 같을 수 있다. 예를 들어, 제4 웰(326)의 도전형이 N형인 경우, 제9 웰(339)의 도전형은 N형일 수 있다. 다만, 제9 웰(339)에 포함된 불순물의 농도는 제4 웰(326)에 포함된 불순물의 농도보다 높을 수 있다. 본 실시예에 따른 반도체 장치의 동작 시, 제9 웰(339)은 예를 들어, 드레인 영역으로 이용될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제10 웰(342)은 제1 게이트 구조체(360a)의 하부에 위치하고, 제2 웰(324) 내에서 제6 웰(333)과 인접하도록 형성될 수 있다. 또한, 제10 웰(342)은 제8 웰(331)과 이격되도록 배치될 수 있다. 제10 웰(342)은 제1 게이트 구조체(360a) 하부에 위치하는 채널의 일부에 형성될 수 있다. 제10 웰(342)은 제1 게이트 구조체(360a)의 일부에만 오버랩될 수 있다. 즉, 제10 웰(342)은 제1 게이트 구조체(360a)의 일부의 하부에만 위치할 수 있다.
제10 웰(342)은 제6 웰(333)보다 깊게 형성될 수 있다. 제10 웰(342)의 도전형은 제6 웰(333)의 도전형과 다를 수 있다. 또한, 제10 웰(342)은 제2 웰(324)의 도전형과 같을 수 있다. 예를 들어, 제2 웰(324)의 도전형이 P형인 경우, 제10 웰(342)의 도전형은 P형일 수 있다.
제10 웰(342)에 포함된 불순물의 농도는 제2 웰(324)에 포함된 불순물의 농도보다 높을 수 있다. 또한, 제10 웰(342)에 포함된 불순물의 농도는 제6 웰(333)에 포함된 불순물의 농도보다 높을 수 있다. 이에 따라, 제6 웰(333)로 유입되는 전자의 흐름은 주변보다 높은 불순물 농도를 갖는 제10 웰(342)의 주변 또는 그 하부에 형성될 수 있다.
제1 소자 분리막(354)은 제10 웰(342) 내에 형성될 수 있다. 구체적으로, 제1 소자 분리막(354)는 제1 게이트 구조체(360a)의 하부에 제1 게이트 구조체(360a)와 오버랩되도록 형성될 수 있다. 제1 소자 분리막(354)은 제1 게이트 구조체(360a)의 하부에만 형성될 수 있다. 또한, 제1 소자 분리막(354)은 제10 웰(342) 내에만 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 소자 분리막(354)은 제6 웰(333)보다 깊게 형성될 수 있다. 즉, 제1 소자 분리막(354)의 하면은 제6 웰(333)의 하면보다 낮을 수 있다. 제1 소자 분리막(354)은 제8 웰(331)과 이격되도록 형성될 수 있다.
제11 웰(344)은 제2 게이트 구조체(360b)의 하부에 위치하고, 제9 웰(339)과 이격되고, 제7 웰(337)과 인접하도록 형성되며, 제7 웰(337)과 다른 도전형을 갖을 수 있다. 제2 소자 분리막(356)은 제11 웰(344) 내에 형성될 수 있다. 제11 웰(344) 및 제2 소자 분리막(356)은, 제10 웰(342) 및 제1 소자 분리막(354)과 실질적으로 동일하게 형성될 수 있고, 제5 웰(335)을 기준으로 대칭이 되도록 배치될 수 있다.
도 14을 참조하면, 본 발명의 반도체 장치(31)는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함하고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 ESD 소자로써 동작할 수 있다. 이하에서는 제1 트랜지스터(TR1)를 기준으로 설명하도록 한다.
제1 트랜지스터(TR1)는 제1 게이트 구조체(360a)를 포함하고, 제1 게이트 구조체(360a)의 일측에 있는 제8 웰(331)은 드레인 영역으로, 제6 웰(333)은 소오스 영역으로 동작할 수 있다. 고전압의 ESD는 드레인 영역으로 유입될 수 있다.
본 발명의 제1 트랜지스터(TR1)는 게이트와 소오스 영역에 독립된 STI 영역(isolated STI)를 형성할 수 있다. 독립된 STI 영역은 수직적으로 깊은 전류 경로(deep currnet path)를 형성할 수 있다.
또한, 제1 게이트 구조체(360a)의 하부에는 제10 웰(342)이 형성되며, 제10 웰(342)은 소오스 또는 드레인 영역과 다른 도전형을 가질 수 있다. 또한, 제10 웰(342)은 소오스 영역에 인접하고, 드레인 영역에는 이격되도록 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, 제10 웰(342) 내에는 제1 소자 분리막(354)이 형성될 수 있다. 이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 더 아래방향으로 향할 수 있으며, STI 계면효과 등을 통하여 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
또한, 제3 웰(322)과 제4 웰(326)과 같은 깊은 N형 웰(deep NW)을 주기적으로 형성함으로써, 새로운 전류 경로를 형성할 수 있다. 이를 통해, 전류 경로를 더 깊게 형성함으로써, 기존의 전류 특성을 개선할 수 있다.
또한, 제5 웰(335)을 소오스 영역으로 동작하는 제6 웰(333)과 인접하도록 배치하고, 제5 웰(335)이 제6 웰(333)과 다른 도전형을 갖도록 함으로써, 기생 트랜지스터(pNPN)가 독립적으로 동작하도록 할 수 있다. 이를 통해, 전류 흐름의 균일성(uniformity)을 개선시킬 수 있다.
도 15는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 15를 참조하면, 본 발명의 제10 실시예에 따른 반도체 장치(32)는 앞에서 도 13를 참조하여 설명한 본 발명의 제9 실시예에 따른 반도체 장치(31)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제10 실시예에 따른 반도체 장치(32)는 제1 소자 분리막(354)이 미형성될 수 있다. 제1 소자 분리막(354)이 미형성됨에 따라, 제1 트랜지스터(TR1)의 채널 영역이 동작가능할 수 있다.
이를 통해, 본 발명의 제9 실시예에 따른 반도체 장치(31)는 Gg-타입(Gate-grounded type)으로만 이용가능했던 반면, 제10 실시예에 따른 반도체 장치(32)는 Gg-타입 뿐만 아니라, Gc-타입(Gate-Coupled type)으로도 이용할 수 있다.
도 16은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 16을 참조하면, 본 발명의 제11 실시예에 따른 반도체 장치(33)는 앞에서 도 2를 참조하여 설명한 본 발명의 제9 실시예에 따른 반도체 장치(31)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제11 실시예에 따른 반도체 장치(33)는 제12 웰(354)을 더 포함할 수 있다. 제12 웰(354)은 제10 웰(342) 내에 형성될 수 있다. 또한, 제12 웰(354)은 제1 소자 분리막(354)와 오버랩될 수 있다.
구체적으로, 제12 웰(354)은 제1 소자 분리막(354)의 상부의 일부에 오버랩될 수 있다. 또한, 제12 웰(354)은 제10 웰(342)의 일부와 오버랩될 수 있다. 제12 웰(354)은 제1 게이트 구조체(360a)의 타측에 배치될 수 있다. 즉, 제12 웰(354)과 제8 웰(331)은 제1 게이트 구조체(360a)의 양측에 배치될 수 있다. 또한, 제12 웰(354)은 제1 게이트 구조체(360a)와 제6 웰(333) 사이에 위치할 수 있으며, 제1 게이트 구조체(360a)와 오버랩되지 않도록 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제12 웰(354)의 도전형은 제10 웰(342)의 도전형과 같을 수 있다. 또한, 제12 웰(354)은 제6 웰(333)의 도전형과 다를 수 있다. 예를 들어, 제10 웰(342)의 도전형이 P형인 경우, 제12 웰(354)의 도전형은 P형일 수 있다. 또한, 제12 웰(354)에 포함된 불순물의 농도는 제10 웰(342)에 포함된 불순물의 농도보다 높을 수 있다. 제12 웰(354)은 노출된 제1 소자 분리막(354) 상에 P형 불순물을 추가로 도핑함으로써 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 더 아래방향으로 향할 수 있으며, STI 계면 효과와 새로운 전류 경로의 생성으로 인해, 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
도 17은 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 17을 참조하면, 본 발명의 제12 실시예에 따른 반도체 장치(34)는 앞에서 도 4를 참조하여 설명한 본 발명의 제10 실시예에 따른 반도체 장치(32)와 실질적으로 동일하게 형성되고 동작할 수 있다.
다만, 본 발명의 제12 실시예에 따른 반도체 장치(34)는 제12 웰(354)을 더 포함할 수 있다. 결과적으로 제10 웰(342) 내에 제1 소자 분리막(354)은 미형성되고, 제12 웰(354)만 형성될 수 있다.
구체적으로, 제12 웰(354)은 제10 웰(342) 내에 형성될 수 있다. 구체적으로, 제12 웰(354)은 제10 웰(342)의 상부의 일부에 오버랩 될 수 있다. 제12 웰(354)은 제1 게이트 구조체(360a)의 타측에 배치될 수 있다. 즉, 제12 웰(354)과 제8 웰(331)은 제1 게이트 구조체(360a)의 양측에 배치될 수 있다. 또한, 제12 웰(354)은 제1 게이트 구조체(360a)와 제6 웰(333) 사이에 위치할 수 있으며, 제1 게이트 구조체(360a)와 오버랩되지 않도록 배치될 수 있다.
제12 웰(354)은 노출된 제10 웰(342) 상에 P형 불순물을 추가로 도핑함으로써 형성될 수 있다. 제12 웰(354)의 도전형은 제10 웰(342)의 도전형과 같을 수 있다. 예를 들어, 제10 웰(342)의 도전형이 P형인 경우, 제12 웰(354)의 도전형은 P형일 수 있다. 또한, 제12 웰(354)에 포함된 불순물의 농도는 제10 웰(342)에 포함된 불순물의 농도보다 높을 수 있다. 이를 통해, 소오스 영역에서 드레인 영역으로 이동하는 전자의 경로는 제12 웰(354) 및 제10 웰(342)의 아래쪽으로 형성되어, 채널 계면에 전류의 흐름이 집중되는 것을 방지할 수 있다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 ESD 보호 회로를 나타내는 블럭도이다.
도 18을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(440)는 ESD 보호 회로(410, 415, 420, 430, 435), 로직 회로(442, 444), 입력단(440), 출력단(450)을 포함한다.
입력단(440)는 입력 신호를 반도체 장치에 포함된 로직 회로(442, 444)에 전달하고, 출력단(450)는 상기 로직 회로(442, 444)에서 출력된 신호를 외부 장치로 전달할 수 있다. 구체적으로, 입력단(440)를 통해 들어온 신호는 저항(441)을 거쳐 로직 회로(442, 444)로 전달될 수 있다. 상기 저항(441)은 버퍼 역할을 할 수 있으며, 다만, 본 발명이 이에 한정되는 것은 아니고, 저항(441)은 생략될 수 있다. 입력단(440)은 입력 패드(미도시)와 연결될 수 있으며, 마찬가지로 출력단(450)도 출력 패드(미도시)와 연결될 수 있다.
로직 회로(442, 444)는 상기 입력단(440)에 인가된 입력 신호를 제공받아 이를 바탕으로 출력 신호를 생성할 수 있다. 로직 회로(442, 444)는 각종 트랜지스터(TR), 저항(R), 커패시터(C) 등을 포함할 수 있다. 로직 회로(442, 444)는 특정 입력에 대한 특정 출력을 발생시킬 수 있다. 예를 들어, 로직 회로(442, 444)는 사용자가 원하는 실질적인 동작을 수행할 수 있다. 상기 로직 회로(442, 444)는 제1 로직 회로(442)와 제2 로직 회로(444)를 포함할 수 있으며, 제1 로직 회로(442)와 제2 로직 회로(444)는 일체로 형성될 수 있다.
ESD 보호 회로는 풀업 회로(415, 435), 풀다운 회로(410, 430), 파워 클램프 회로(420)를 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(11~14, 21~24, 31~34)는 풀업 회로(415, 435), 풀다운 회로(410, 430), 파워 클램프 회로(420)에 이용될 수 있다.
ESD 보호 회로는 상기 입력 신호의 레벨이 미리 정한 범위를 벗어나는 경우, 상기 입력 신호의 레벨을 조정할 수 있다. 예를 들어, 일시적으로 고전압의 입력 신호가 인가되는 경우, ESD 보호 회로는 상기 입력 신호의 전압을 낮출 수 있다. 상기 미리 정한 범위는 반도체 장치에 포함된 로직 회로(442, 444)가 정상적으로 동작할 수 있는 범위에 해당한다.
ESD 보호 회로의 풀다운 회로(410, 430)는 게이트 접지 NMOS 트랜지스터(Gate-Grounded NMOS; GGNMOS)를 포함할 수 있고, ESD 보호 회로의 풀업 회로(415, 435)는 게이트 접지 PMOS 트랜지스터(Gate-Grounded PMOS, 이하 GGPMOS)를 포함할 수 있다. 파워 클램프 회로(420)는 게이트 연결 NMOS 트랜지스터(Gate-Coupled NMOS; GCNMOS)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
풀업 회로(415, 435)는 입력단(440)과 전원(VDD) 사이 또는 출력단(450)과 전원(VDD) 사이에 배치될 수 있다. 풀다운 회로(410, 430)는 입력단(440)과 접지(GND) 사이 또는 출력단(450)과 접지(GND) 사이에 배치될 수 있다. 파워 클램프 회로(420)는 전원(VDD)과 접지(GND) 사이에 배치될 수 있으며, 로직 회로(442, 444)와 연결될 수 있다.
구체적으로, 풀업 회로(415, 435)는 접지(GND) 전압 이하의 네거티브(-)　ESD를 입력단(440)으로부터 수신하여, 전원(VDD)으로 방전시키거나, 파워 클램프 회로(420)를 통하여 접지(GND)으로 방전시킬 수 있다. 또한,　풀다운 회로(410, 430)는 전원(VDD) 전압 이상의 포지티브(+)　ESD를 수신하여, 접지(GND)으로 방전시키거나, 파워　클램프 회로(420)를 통하여 전원(VDD)으로 방전시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이를 통해, 본 발명의 반도체 장치는 ESD 보호 회로(410, 415, 420, 430, 435)를 통하여 입력단(440)으로부터 인가되는 ESD로부터 로직 회로(442, 444)를 보호할 수 있다. 로직회로와 로직회로 사이에 배치되는 파워　클램프 회로(420), 풀업 회로(415, 435), 풀다운 회로(410, 430)의 배치는 도 18에 한정되는 것은 아니다.
도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 19를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치(51)는 로직 영역(510)과 SRAM 형성 영역(520)을 포함할 수 있다. 로직 영역(510)에는 제1 트랜지스터(511)가 배치되고, SRAM 형성 영역(520)에는 제2 트랜지스터(521)가 배치될 수 있다. 도 19에서는, 예시적으로 로직 영역(510)과 SRAM형성 영역(520)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(510)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
다음, 도 20를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치(52)는 로직 영역(510)을 포함하되, 로직 영역(510) 내에는 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수도 있다.
여기서, 제1 트랜지스터(511)는 전술한 본 발명의 실시예들에 따른 반도체 장치(11~14, 21~51, 31~34) 중 어느 하나이고, 제2 트랜지스터(521)는 전술한 본 발명의 실시예들에 따른 반도체 장치(11~14, 21~51, 31~34) 중 다른 하나일 수 있다. 예를 들어, 제1 트랜지스터(511)는 도 2의 반도체 장치(11)이고, 제2 트랜지스터(521)는 도 8의 반도체 장치(21)일 수 있다.
한편, 제3 트랜지스터(412)도 전술한 본 발명의 실시예들에 따른 반도체 장치(11~14, 21~51, 31~34) 중 어느 하나이고, 제4 트랜지스터(422)도 전술한 본 발명의 실시예들에 따른 반도체 장치(11~14, 21~51, 31~34) 중 다른 하나일 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 21을 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.
디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.
디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.
디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 제어기/멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(EBI, 932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.
비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다. 비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다. 예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.
비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다. 센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다. 제어기/멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 제어기/멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.
비록 도면에서는 애플리케이션 프로세서(924)를 디지털 섹션(920)에 포함된 하나의 구성요소로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 디지털 섹션(920)은 하나의 애플리케이션 프로세서(924) 또는 애플리캐이션 칩으로 통합되어 구현될 수도 있다.
모뎀 프로세서(934)는 수신기(913) 및 송신기(915)와 디지털 섹션(920) 사이의 데이터 전달 과정에서 필요한 연산을 수행할 수 있다. 디스플레이 프로세서(928)는 디스플레이(910)를 구동시키는데 필요한 연산을 수행할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(11~14, 21~24, 31~34)는 도시된 프로세서들(922, 924, 926, 928, 930, 934)의 연산에 이용되는 캐쉬 메모리 또는 버퍼 메모리 등으로 사용될 수 있다.
다음 도 22를 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템에 대해 설명하도록 한다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 블록도이다.
도 22을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1000)은 센트럴 프로세싱 유닛(CPU, 1002), 시스템 메모리(system memory, 1004), 그래픽 시스템(1010), 디스플레이 장치(1006)를 포함한다.
센트럴 프로세싱 유닛(1002)은 컴퓨팅 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 시스템 메모리(1004)는 데이터를 저장하도록 구성될 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)에 의해 처리되는 데이터를 저장할 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)의 동작 메모리로서 역할을 수행할 수 있다. 시스템 메모리(1004)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(11~14, 21~24, 31~34) 중 어느 하나는 이러한 시스템 메모리(1004)의 구성 요소로 채용될 수 있다.
그래픽 시스템(1010)은 그래픽 프로세싱 유닛(1011; GPU), 그래픽 메모리(1012; graphic memory), 디스플레이 컨트롤러(1013; display controller), 그래픽 인터페이스(1014; graphic interface), 그래픽 메모리 컨트롤러(1015; graphic memory controller)를 포함할 수 있다.
그래픽 프로세싱 유닛(1011)은 컴퓨팅 시스템(1000)에 필요한 그래픽 연산 처리를 수행할 수 있다. 구체적으로, 그래픽 프로세싱 유닛(1011)은 적어도 하나의 버텍스들로 구성되는 프리미티브를 조립하고, 조립된 프리미티브들을 이용하여 렌더링을 수행할 수 있다.
그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)에 의해 처리되는 그래픽 데이터를 저장하거나, 그래픽 프로세싱 유닛(1011)에 제공되는 그래픽 데이터를 저장할 수 있다. 또는, 그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)의 동작 메모리로서 역할을 수행할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나는 이러한 그래픽 메모리(1012)의 구성 요소로 채용될 수 있다.
디스플레이 컨트롤러(1013)는 렌더링된 이미지 프레임이 디스플레이될 수 있도록, 디스플레이 장치(1006)를 제어할 수 있다.
그래픽 인터페이스(1014)는 센트럴 프로세싱 유닛(1002)과 그래픽 프로세싱 유닛(1011) 사이를 인터페이싱하고, 그래픽 메모리 컨트롤러(1015)는 시스템 메모리(1004)와 그래픽 프로세싱 유닛(1011) 사이에서 메모리 액세스를 제공할 수 있다.
도 22에는 명확하게 도시하지 않았으나, 컴퓨팅 시스템(1000)은 버튼, 터치 스크린, 마이크와 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 유선 또는 무선으로 외부 장치와 데이터를 교환하기 위한 인터페이스 장치를 더 포함할 수 있다. 인터페이스 장치는 예를 들어, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 데스크톱(Desktop), 노트북(Notebook), 태블릿(Tablet) 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
다음 도 23을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24는 태블릿 PC(1200)을 도시한 도면이고, 도 25은 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(11~14, 21~24, 31~34) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110, 122, 124, 132, 133, 135, 142,: 제1 내지 7웰
152: 제1 소자 분리막 154: 제2 소자 분리막
160a: 제1 게이트 구조체
171, 172, 174: 제1 내지 제3 전극

Claims (10)

  1. 기판 내에 형성된 제1 웰;
    상기 제1 웰 상에 형성된 게이트 구조체;
    상기 게이트 구조체의 하부에 위치하고, 상기 제1 웰 내에 형성되는 제2 웰;
    상기 게이트 구조체의 일측에 위치하고, 상기 제1 웰 내에 상기 제2 웰과 인접하도록 형성되며, 상기 제2 웰과 다른 도전형을 갖는 제3 웰;
    상기 제3 웰과 오버랩되어 형성되는 제4 웰;
    상기 게이트 구조체의 타측에 위치하고, 상기 제2 웰 내에 형성되는 제5 웰;
    상기 게이트 구조체의 하부에 위치하고, 상기 제2 웰 내에서 상기 제5 웰과 인접하도록 형성되며, 상기 제2 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제6 웰; 및
    상기 제2 웰과 오버랩되어 형성되고, 상기 제5 웰보다 상기 게이트 구조체로부터 멀리 배치되는 제1 소자 분리막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제6 웰 내에 형성되는 제2 소자 분리막을 더 포함하고,
    상기 제2 소자 분리막은 상기 게이트 구조체의 하부에 상기 게이트 구조체와 오버랩되도록 형성되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 소자 분리막은 상기 제5 웰보다 깊게 형성되는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제2 소자 분리막은 상기 제4 웰과 이격되도록 배치되는 반도체 장치.
  5. 제 2항에 있어서,
    상기 제2 소자 분리막과 오버랩되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제8 웰을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제8 웰은 상기 게이트 구조체와 비오버랩되고,
    상기 게이트 구조체와 상기 제5 웰 사이에 위치하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제6 웰 내에 형성되고, 상기 제6 웰에 포함된 불순물의 농도보다 높은 불순물 농도를 갖는 제8 웰을 더 포함하는 반도체 장치.
  8. 기판 내에 형성된 제1 웰;
    상기 제1 웰 내에 형성되고, 상기 제1 웰과 다른 도전형을 갖는 제2 웰;
    상기 제2 웰 상에 형성되는 제1 게이트 구조체;
    상기 제2 웰 상에 상기 제1 게이트 구조체와 이격되어 형성되는 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체의 사이에 위치하고, 상기 제2 웰 내에 형성되는 제3 웰;
    상기 제1 및 제2 게이트 구조체의 일측에 위치하고, 상기 제2 웰 내에 형성되는 제4 웰;
    상기 제1 및 제2 게이트 구조체의 타측에 위치하고, 상기 제2 웰 내에 형성되는 제5 웰;
    상기 제1 게이트 구조체의 하부에 위치하고, 상기 제3 웰과 이격되고, 상기 제4 웰과 인접하도록 형성되며, 상기 제4 웰과 다른 도전형을 갖는 제6 웰; 및
    상기 제2 게이트 구조체의 하부에 위치하고, 상기 제3 웰과 이격되고, 상기 제5 웰과 인접하도록 형성되며, 상기 제5 웰과 다른 도전형을 갖는 제7 웰을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상 상기 제2 웰과 오버랩되어 형성되고, 상기 제4 웰보다 상기 제1 게이트 구조체로부터 멀리 배치되는 제1 소자 분리막과,
    상기 제2 웰과 오버랩되어 형성되고, 상기 제5 웰보다 상기 제2 게이트 구조체로부터 멀리 배치되는 제2 소자 분리막을 더 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 소자 분리막과 상기 제4 웰 사이에 위치하고, 상기 제2 웰 내에 형성되는 제8 웰을 더 포함하고,
    상기 제8 웰은 상기 제4 웰과 인접하도록 배치되고, 상기 제4 웰과 다른 도전형을 갖는 반도체 장치.
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