KR102223206B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 내에 형성된 제1 웰, 제1 웰 상에 형성된 소자 분리막, 소자 분리막의 일측에 형성된 제1 웰 내에 형성된 제2 웰, 제2 웰 내에 형성되고 제2 웰의 불순물 농도보다 높은 불순물 농도를 갖는 제3 웰, 제3 웰과 전기적으로 접속되는 제1 전극, 소자 분리막의 타측에 형성된 제1웰 내에 형성된 제4 웰, 제4 웰 내에 형성되고 제4 웰과 다른 도전형을 갖는 제5 웰, 제5 웰과 전기적으로 접속되는 제2 전극, 및 제4 웰과 오버랩되어 형성되고, 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제6 웰을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 제품이 소형화 및 미세화 됨에 따라, 정전 방전(ESD; ElectroStatic Dischaarge) 현상이 소자의 동작 특성에 매우 큰 영향을 준다. 따라서, 이러한 정전 방전을 방지하기 위한 여러가지 기술들이 연구되고 있다.
그 중 일 예로, 제너 다이오드(Zener Diode)는 이러한 정전 방전 현상을 방지하기 위한 소자로 이용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 내에 형성된 제1 웰, 제1 웰 상에 형성된 소자 분리막, 소자 분리막의 일측에 형성된 제1 웰 내에 형성된 제2 웰, 제2 웰 내에 형성되고 제2 웰의 불순물 농도보다 높은 불순물 농도를 갖는 제3 웰, 제3 웰과 전기적으로 접속되는 제1 전극, 소자 분리막의 타측에 형성된 제1웰 내에 형성된 제4 웰, 제4 웰 내에 형성되고 제4 웰과 다른 도전형을 갖는 제5 웰, 제5 웰과 전기적으로 접속되는 제2 전극, 및 제4 웰과 오버랩되어 형성되고, 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제6 웰을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제6 웰은, 상기 소자 분리막과 오버랩되어 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰의 도전형과 상기 제4 웰의 도전형은 서로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰의 도전형과 상기 제4 웰의 도전형은 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰에 포함된 불순물 농도는 상기 제5웰에 포함된 불순물 농도보다 낮을 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 웰과 오버랩되어 형성되고, 상기 제2 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제7 웰을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰과 상기 제7 웰은 서로 분리되어 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제5 웰의 일부는 상기 제4 웰 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제5 웰은 상기 소자 분리막과 완전히(entirely) 오버랩되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제4 웰의 타측에 형성된 제8 웰; 상기 제8 웰 내에 형성되고 상기 제8 웰에 포함된 불순물 농도보다 높은 불순물 농도를 갖는 제9 웰; 및 상기 제4 웰과 오버랩되어 형성되고, 상기 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제10 웰을 더 포함하되, 상기 제6 웰은 상기 제4 웰의 일측에 형성되고, 상기 제10 웰은 상기 제4 웰의 타측에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제5 웰의 수직 단면 형상은, 육각형이고, 상기 제3 웰의 수직 단면 형상은, 상기 제5 웰을 둘러싼 형상일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 웰과 상기 제6 웰은 동일한 도전형을 갖고, 상기 제1 웰에 포함된 불순물 농도는 상기 제6 웰에 포함된 불순물 농도보다 높을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 전극은 애노드 전극을 포함하고, 상기 제2 전극은 캐소드 전극을 포함하고, 상기 반도체 장치는 제너 다이오드(Zener Diode)일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 게이트 전극이 입력단에 접속되고, 소오스 전극이 접지단에 접속되고, 드레인 전극이 출력단에 접속된 NMOS 트랜지스터; 및 상기 게이트 전극과 상기 접지단 사이에 접속된 제너 다이오드를 포함하되, 상기 제너 다이오드는, 제1 웰 상에 형성된 소자 분리막과, 상기 소자 분리막의 일측에 형성된 상기 제1 웰 내에 형성된 제2 웰과, 상기 제2 웰 내에 형성되고 상기 제2 웰의 불순물 농도보다 높은 불순물 농도를 갖는 제3 웰과, 상기 제3 웰과 상기 접지단을 전기적으로 접속시키는 제1 전극과, 상기 소자 분리막의 타측에 형성된 상기 제1웰 내에 형성된 제4 웰과, 상기 제4 웰 내에 형성되고 상기 제4 웰과 다른 도전형을 갖는 제5 웰과, 상기 제5 웰과 상기 게이트 전극을 전기적으로 접속시키는 제2 전극과, 상기 소자 분리막 하부에 상기 소자 분리막과 오버랩되어 형성되고, 상기 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제6 웰을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제6 웰은, 상기 제4 웰과 오버랩되어 형성되고, 상기 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 가질 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 내에 제1 도전형의 제1 웰을 형성하고, 상기 제1 웰 내에 상기 제1 도전형과 다른 제2 도전형을 갖는 불순물을 주입하여 제6 웰을 형성하고, 상기 제1 웰 상에 소자 분리막을 형성하고, 상기 소자 분리막을 마스크로 상기 제1 웰 내에 상기 제1 도전형의 불순물을 주입하여 제2 및 제4 웰을 형성하고, 상기 소자 분리막을 마스크로 상기 제2 웰 내에 상기 제1 도전형의 불순물을 주입하여 제3 웰을 형성하고, 상기 소자 분리막을 마스크로 상기 제4 웰 내에 상기 제2 도전형의 불순물을 주입하여 제5 웰을 형성하고, 상기 제3 웰과 전기전으로 접속되는 제1 전극과, 상기 제5 웰과 전기적으로 접속되는 제2 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 도전형은 P형을 포함하고, 상기 제2 도전형은 N형을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제6 웰의 불순물 농도는 상기 제4 웰의 불순물 농도보다 낮을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 웰 내에 상기 제2 도전형을 갖는 불순물을 주입하여 제6 웰을 형성하는 것은, 상기 제1 웰 내에 상기 제1 웰의 불순물 농도보다 높은 농도의 상기 제2 도전형의 불순물을 주입하여 제6 웰을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 웰 내에 상기 제2 도전형을 갖는 불순물을 주입하여 제7 웰을 형성하는 것을 더 포함하되, 상기 제6 웰과 상기 제7 웰은 서로 분리되어 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 2는 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 4은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 7은 도 6에 도시된 반도체 장치의 제3 웰, 제5 웰, 및 제9 웰에 대한 수직 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 웰들에 대한 수직 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 회로도이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 15 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2는 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 4은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 7은 도 6에 도시된 반도체 장치의 제3 웰, 제5 웰, 및 제9 웰에 대한 수직 단면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 웰들에 대한 수직 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 회로도이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 15 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
도 1을 참조하면, 반도체 장치(1)는, 기판(10), 제1 웰(20), 제2 웰(42), 제3 웰(50), 제4 웰(44), 제5 웰(60), 제6 웰(30), 소자 분리막(40), 제1 전극(72), 및 제2 전극(74)을 포함한다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 실시예에서, 기판(10)은 도시된 것과 같이, 예를 들어, P형 기판일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
기판(10) 내에는 제1 웰(20)이 형성될 수 있다. 이러한 제1 웰(20)은 도시된 것과 같이 기판(10)의 전면에 걸쳐 형성될 수 있다.
제1 웰(20)의 도전형은 예를 들어, 기판(10)의 도전형과 동일할 수 있다. 즉, 기판(10)의 도전형이 P형인 경우, 제1 웰(20)의 도전형도 P형일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(10)과 제1 웰(20)의 도전형은 얼마든지 변형될 수 있다.
제1 웰(20) 상에는 소자 분리막(40)이 형성될 수 있다. 이러한 소자 분리막(40)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 1에서는 소자 분리막(40)의 단면 형상이 육각형인 것을 도시하였으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 즉, 필요에 따라 소자 분리막(40)의 단면 형상은 얼마든지 변형될 수 있다.
소자 분리막(40)의 일측에 배치된 제1 웰(20) 내에는 제2 웰(42)이 형성될 수 있다. 그리고, 소자 분리막(40)의 타측에 배치된 제1 웰(20) 내에는 제4 웰(44)이 형성될 수 있다.
이러한 제2 웰(42)가 제4 웰(44)은 도시된 것과 같이, 소자 분리막(40)을 기준으로 서로 분리되어 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제2 웰(42)과 제4 웰(44)의 도전형은 서로 동일할 수 있다. 또한, 제2 웰(42)과 제4 웰(44)의 도전형은 제1 웰(20)의 도전형과 서로 동일할 수도 있다. 예를 들어, 제1 웰(20)이 P형인 경우, 제2 웰(42)과 제4 웰(44) 역시 P형일 수 있다.
제2 웰(42)과 제4 웰(44)에 포함된 불순물의 농도는 제1 웰(20)에 포함된 불순물의 농도보다 높을 수 있다.
제2 웰(42) 내에는 제3 웰(50)이 형성되고, 제4 웰(44) 내에는 제5 웰(60)이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제3 웰(50)의 도전형은 제2 웰(42)과 동일하고, 제5 웰(60)의 도전형은 제4 웰(44)과 다를 수 있다. 구체적으로, 제3 웰(50) 도전형은 제2 웰(42)과 동일한 P형이고, 제5 웰(60)의 도전형은 제4 웰(44)과 다른 N형일 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 제3 웰(50)의 도전형과 제5 웰(60)의 도전형은 이와 다르게 얼마든지 변형될 수 있다.
본 발명의 몇몇 실시예에서, 제3 웰(50)에 포함된 불순물의 농도는 제2 웰(42)에 포함된 불순물의 농도보다 높을 수 있다. 그리고, 제5 웰(60)에 포함된 불순물의 농도는 제4 웰(44)에 포함된 불순물의 농도보다 높을 수 있다. 이에 따라, 본 실시예에 따른 반도체 장치(1)의 동작 시, 제3 웰(50)과 제5 웰(60) 예를 들어, 소오스 영역과 드레인 영역으로 이용될 수 있다.
제 3웰(50) 상에는 제 3웰(50)과 전기적으로 접속되는 제1 전극(72)이 형성되고, 제 5웰(60) 상에는 제 5웰(60)과 전기적으로 접속되는 제2 전극(74)이 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 전극(72)은 애노드(Anode) 전극이고, 제2 전극(74)은 캐소드(Cathode) 전극일 수 있다.
소자 분리막(40)의 하부에는 제6 웰(30)이 형성될 수 있다. 구체적으로, 제6 웰(30)은 소자 분리막(40)의 하부에 배치된 제1 웰(20)과 제4 웰(44) 내에 형성되되, 소자 분리막(40)과 도시된 것과 같이 오버랩되어 형성될 수 있다.
한편, 도 1에서는 제6 웰(30)의 일부가 제4 웰(44)과 오버랩되고, 제6 웰(30)의 다른 일부가 제1 웰(20)과 오버랩되도록 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 실시에에서, 제6 웰(30)과 제1 웰(20)은 동일한 도전형을 가질 수 있다. 예를 들어, 제6 웰(30)과 제1 웰(20)은 모두 P형일 수 있다.
이 때, 제6 웰(30)에 포함된 불순물 농도는 제1 웰(20)에 포함된 불순물 농도보다 낮을 수 있다. 이처럼, 제6 웰(30)의 불순물 농도가 제1 웰(20)의 불순물 농도가 낮은 것은, 제6 웰(30)이 제1 웰(20)에 카운터 임플란팅(count implanting)을 수행함으써 형성된 것이기 때문이다. 이에 관한 보다 구체적인 설명은, 본 실시예에 따른 반도체 장치(1)의 제조 방법을 설명하면서 설명하도록 한다.
본 실시예에서, 제6 웰(30)과 제4 웰(44)은 동일한 도전형을 가질 수 있다. 예를 들어, 제6 웰(30)과 제4 웰(44)은 모두 P형일 수 있다.
이 때, 제6 웰(30)에 포함된 불순물 농도는, 제4 웰(44)에 포함된 불순물 농도보다 낮을 수 있다. 다시 말해, 제6 웰(30)은 제4 웰(44)에 비해 저농도 영역일 수 있다.
이러한 제6 웰(30)은 본 실시예에 따른 반도체 장치(1)가 제너 다이오드로 동작하는 경우, 그 동작 특성을 향상시킬 수 있다. 이하, 도 2를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
도 2는 도 1에 도시된 반도체 장치의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 본 실시예에 따른 반도체 장치(1)가 동작할 시, 전류의 흐름(I1)은, 제6 웰(30)의 영향으로, 도시된 것과 같이, 제6 웰(30)을 우회하도록 형성된다.
그런데, 이에 반해, 제6 웰(30)이 존재하지 않는 경우를 생각해 보면, 전류의 흐름(I2)은, 도시된 것과 같이 기판(10)의 계면을 따라 흐르도록 형성된다. 이처럼, 전류의 흐름(I2)이 기판(10)의 계면을 따라 흐르도록 형성될 경우, 예를 들어, 실리콘으로 이루어진 기판(10)과 예를 들어, 산화막으로 이루어진 소자 분리막(40) 접촉면에 커런트 크라우딩(current crowding) 현상을 유발하게 된다.
이렇게 커런트 크라우딩 현상이 발생되면, 예를 들어, 실리콘으로 이루어진 기판(10)과 예를 들어, 산화막으로 이루어진 소자 분리막(40) 접촉면이 매우 불안정한 상태가되므로, 반도체 장치의 동작 특성이 열화된다.
하지만, 본 실시예에 따른 반도체 장치(1)에서는, 저농도 영역인 제6 웰(30)을 포함함으로써, 반도체 장치(1)가 동작할 시, 전류의 흐름(I1)이 제6 웰(30)을 우회하여 기판(10)의 계면으로부터 멀어지도록 형성되기 때문에, 이와 같은 문제점을 해결할 수 있다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
이하에서는 앞서 설명한 실시예와 동일한 부분에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 3을 참조하면, 반도체 장치(2)에서는, 제6 웰(32)의 도전형이 앞서 설명한 제6 웰(도 1의 30)과 다를 수 있다.
즉, 본 실시예에서, 제6 웰(32)의 도전형은, 제4 웰(44)의 도전형과 다를 수 있다. 구체적으로, 제6 웰(32)의 도전형이 N형이고, 제4 웰(44)의 도전형은 P형일 수 있다.
이러한 제6 웰(32)은, 예를 들어, 앞서 설명한 제6 웰(도 1의 30)에 추가적인 카운터 임플란팅을 수행함으로써 형성할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제6 웰(32)의 형성 방법은 얼마든지 변형될 수 있다.
한편, 제6 웰(32)과 제4 웰(44)의 도전형 역시 도시된 것에 제한되는 것은 아니며, 필요에 따라, 제6 웰(32)과 제4 웰(44)의 도전형은 이와 반대로 형성될 수도 있다.
제6 웰(32)에 포함된 불순물의 농도는 제5 웰(60)에 포함된 불순물의 농도보다 낮을 수 있다.
그리고, 제6 웰(32)에 포함된 불순물의 농도는 제4 웰(44)에 포함된 불순물의 농도보다 낮을 수 있다. 즉, 제6 웰(32)은 제4 웰(44)에 비해 저농도 영역일 수 있다.
이에 따라, 반도체 장치(2)가 동작할 시, 형성되는 전류의 흐름도 제6 웰(32)을 우회하여 기판(10)의 계면으로부터 멀어지도록 형성될 수 있다. 따라서, 반도체 장치(2)의 동작 특성이 향상될 수 있다.
도 4은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
이하에서도 앞서 설명한 실시예들과 동일한 부분에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 4를 참조하면, 반도체 장치(3)는, 제7 웰(34)을 더 포함할 수 있다. 제 7웰(34)은 제2 웰(42)과 오버랩되어 형성되되, 제6 웰(30)과는 서로 분리되어 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제7 웰(34)의 도전형은 제6 웰(30)과 동일 할 수 있다. 또한, 제7 웰(34)의 도전형은 제2 웰(42)과 동일 할 수 있다. 구체적으로, 예를 들어, 제2 웰(42), 제6 웰(30), 및 제7 웰(34)은 모두 P형일 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 앞서 설명한 반도체 장치(2) 역시, 이와 유사하게 변형되어 실시될 수 있다. 구체적으로, 본 발명의 다른 몇몇 실시예에서, 제7 웰(34)의 도전형은 제6 웰(30)과는 동일 하나 제2 웰(42)과는 다를 수 있다. 구체적으로, 예를 들어, 제2 웰(42)은 P형이나, 제6 웰(30) 및 제7 웰(34)은 N형일 수 있다.
그리고, 제7 웰(34)에 포함된 불순물의 농도는 제2 웰(42)에 포함된 불순물의 농도보다 낮을 수 있다. 즉, 제7 웰(34)은 제2 웰(42)에 비해 저농도 영역일 수 있다.
이에 따라, 반도체 장치(3)가 동작할 시, 형성되는 전류의 흐름은 제6 웰(32) 및 제7 웰(34)을 우회하여 기판(10)의 계면으로부터 멀어지도록 형성될 수 있다. 따라서, 반도체 장치(3)의 동작 특성이 향상될 수 있다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다.
이하에서도 앞서 설명한 실시예들과 동일한 부분에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 5를 참조하면, 반도체 장치(4)의 제5 웰(62)의 일부는 제4 웰(44) 내에 형성될 수 있다.
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소자 분리막(40)의 일측(예를 들어, 도 5의 좌측)에 형성된 영역은 플로팅 영역으로, 반도체 장치(4)가 동작할 시, 형성되는 전류의 흐름을 기판(10)의 계면으로부터 분산시키는 역할을 할 수 있다. 이에 따라, 반도체 장치(4)의 동작 특성이 향상될 수 있다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 부분 사시도이다. 도 7은 도 6에 도시된 반도체 장치의 제3 웰, 제5 웰, 및 제9 웰에 대한 수직 단면도이다.
이하에서도 앞서 설명한 실시예들과 동일한 부분에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 6 및 도 7을 참조하면, 반도체 장치(5)는, 제8 내지 제10 웰(46, 54, 36)을 더 포함할 수 있다.
제4 웰(44)의 타측에 형성된 제8 웰(46)은 실질적으로 제2 웰(2)과 동일하고, 제8 웰(46) 내에 형성되고 제8 웰(46)에 포함된 불순물 농도보다 높은 불순물 농도를 갖는 제9 웰(54)은 실질적으로 제3 웰(50)과 동일할 수 있다.
즉, 제5 웰(60)을 중심으로, 그 양측에 서로 동일한 제3 웰(50)과 제9 웰(54)이 형성될 수 있으며, 제4 웰(44)을 중심으로, 그 양측에 서로 동일한 제2 웰(42)과 제8 웰(46)이 형성될 수 있다.
제9 웰(54) 상에는 제9 웰(54)과 전기적으로 접속하는 제3 전극(76)이 형성될 수 있다.
제10 웰(36)은, 제4 웰(44)과 오버랩되어 형성되고, 제4 웰(44)에 포함된 불순물 농도보다 낮은 불순물 농도를 가질 수 있다.
제10 웰(36)은 제6 웰(30)과 실질적으로 동일할 수 있다. 즉, 제4 웰(44)을 중심으로, 그 양측에 서로 동일한 제6 웰(30)과 제10 웰(36)이 형성될 수 있다. 이에 따라, 제6 웰(30)은 제4 웰(44)의 일측에 그 일부가 오버랩되어 형성되고, 제10 웰(36)은 제4 웰(44)의 타측에 그 일부가 오버랩되어 형성될 수 있다.
한편, 제3 웰(50), 제5 웰(60), 및 제9 웰(54)은 도시된 것과 같이 일 방향(예를 들어, Y 방향)으로 서로 나란하게 연장된 형상으로 형성될 수 있다. 이에 따라, 반도체 장치(5)가 동작할 시, 전류의 흐름(I3)은, 제6 웰(30)과 제10 웰(36)을 우회하여 기판(10)의 계면으로부터 멀어지도록 형성되되, 도 6 및 도 7에 도시된 것과 같이 좌우 양 방향으로 형성될 수 있다.
이에 따라, 커런트 크라우딩 현상없이 보다 많은 전류가 흐를 수 있으므로, 반도체 장치(5)의 동작 특성이 향상될 수 있다.
도 8은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 웰들에 대한 수직 단면도이다.
이하에서도 앞서 설명한 실시예들과 동일한 부분에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 8을 참조하면, 본 실시예에 따른 반도체 장치(6)의 제5 웰(68)의 수직 단면 형상과 제3 웰(50)의 수직 단면 형상은 앞서 설명한 반도체 장치(1~5)와 다를 수 있다.
구체적으로, 본 실시예에 따른 반도체 장치(6)에서, 제5 웰(68)의 수직 단면 형상은 육각형이고, 제3 웰(50)의 수직 단면 형상은 제5 웰(68)을 둘러싼 형상일 수 있다.
본 실시예에 따른 반도체 장치(6)에서는, 이러한 제5 웰(68)과 제3 웰(50)의 형상에 따라, 전류 흐름(I4)의 형태가 도시된 것과 같이 여섯 방향으로 모두 형성될 수 있다. 이에 따라, 반도체 장치(6)의 동작 특성이 향상될 수 있다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 회로도이다.
이하에서도 앞서 설명한 실시예들과 동일한 부분에 대해서는 중복된 설명을 생략하고 차이점을 위주로 설명하도록 한다.
도 9를 참조하면, 반도체 장치(7)는, PMOS 트랜지스터(MP), NMOS 트랜지스터(MN), 및 제너 다이오드(GD)를 포함한다.
PMOS 트랜지스터(MP)의 소오스 전극은 전원단(VDD)에 접속되고, 게이트 전극은 입력단(IN)에 접속되고, 드레인 전극은 출력단(OUT)에 접속될 수 있다.
NMOS 트랜지스터(MN)의 소오스 전극은 접지단에 접속되고, 게이트 전극은 입력단(IN)에 접속되고, 드레인 전극은 출력단(OUT)에 접속될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)는 예를 들어, 인버터(inverter)를 구성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
또한, 본 발명의 다른 몇몇 실시예에서, 이러한 인버터는 예를 들어, 로직 회로(logic circuit)의 일부 구성요소로 채용될 수 있으나, 역시 본 발명이 이에 제한되는 것은 아니다.
제너 다이오드(GD)의 캐소드 전극은 도시된 것과 같이, NMOS 트랜지스터(MN)의 게이트 전극에 접속되고, 애노드 전극은 접지단에 접속될 수 있다.
본 실시예에서, 제너 다이오드(GD)은 입력단(IN)에 정전 방전 형상이 발생한 경우, 입력단(IN)에 입력된 고전압에 의해 역방향 턴온되어, 입력단(IN)의 고전압을 접지단으로 흘려보내는 ESD 소자의 역할을 할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 적어도 하나는 이러한 제너 다이오드(GD)의 구성으로 채용될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 10을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7) 중 어느 하나를 채용할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이러한 전자 시스템(1100)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7) 중 어느 하나를 채용할 수 있다.
도 12 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 12는 태블릿 PC(1200)을 도시한 도면이고, 도 13은 노트북(1300)을 도시한 도면이며, 도 14는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
도 15 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 15를 참조하면, 기판(10)에 제1 웰(20)을 형성한다.
본 발명의 몇몇 실시예에서, 기판(10)은 P형 기판을 포함할 수 있고, 제1 웰(20)은 P형 기판(10) 전면에 P형 불순물을 주입하여 형성할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(10)과 제1 웰(20)의 도전형은 얼마든지 다르게 변형될 수 있다.
다음 도 16을 참조하면, 제1 웰(20) 상에 마스크(82)를 형성하여, 제1 웰(20)의 일부 상면을 노출시킨다.
그리고 이어서, 카운터 임플란팅을 수행하여 제6 웰(30)을 형성한다. 구체적으로, 제1 웰(20)의 도전형과 다른 도전형의 불순물을 노출된 제1 웰(20)의 상면으로부터 주입하여 제6 웰(30)을 형성한다.
이에 따라, 제6 웰(30)의 불순물 농도는 제1 웰(20)의 불순물 농도보다 낮아질 수 있다.
한편, 본 발명의 몇몇 실시예에서, 이러한 카운터 임플란팅을 통해 제1 웰(20)의 도전형과 다른 도전형을 갖는 제6 웰(도 3의 32)을 형성할 수도 있다. 구체적으로, 제1 웰(20)의 도전형이 P형인 경우, 제1 농도의 N형 불순물을 제1 웰(20)에 주입함으로써, 제1 웰(20)보다 낮은 불순물 농도를 갖는 P형 제6 웰(30)을 형성할 수도 있고, 상기 제1 농도보다 높은 제2 농도의 N형 불순물을 제1 웰(20)에 주입함으로써, 제1 웰(20)과 다른 도전형을 갖는 N형 제6 웰(도 3의 34)을 형성할 수도 있다.
다음 도 17을 참조하면, 제1 웰(20) 상에 소자 분리막(40)을 형성한다. 이 때, 소자 분리막(40)은 제1 웰(20)과 제6 웰(30)의 상면에 형성된 리세스 상에 형성될 수 있다.
이어서, 소자 분리막(40)을 마스크로, 제1 웰(20) 내에 예를 들어, P형 불순물을 주입하여 소자 분리막(40)의 일측에 제2 웰(42)을 형성하고, 소자 분리막(40)의 타측에 제4 웰(44)을 형성한다. 이에 따라, 제2 웰(42)과 제4 웰(44)은 도시된 것과 같이 서로 분리되어 형성될 수 있다.
이러한 제2 웰(42)의 불순물 농도와 제4 웰(44)의 불순물 농도는 제1 웰(20)의 불순물 농도보다 높을 수 있다. 또한, 제2 웰(42)의 불순물 농도는 제4 웰(44)의 불순물 농도와 실질적으로 동일할 수 있다.
다음 도 18을 참조하면, 소자 분리막(40)을 마스크로, 제2 웰(42) 내에 예를 들어, P형 불순물을 주입하여 제3 웰(50)을 형성한다. 그리고, 소자 분리막(40)을 마스크로, 제4 웰(44) 내에 예를 들어, N형 불순물을 주입하여 제5 웰(60)을 형성한다.
여기서, 제3 웰(50)과 제5 웰(60)은 각각 반도체 장치의 동작 시, 소오스와 드레인 역할을 하므로, 제3 웰(50)과 제5 웰(60)은 불순물 농도는 다른 웰들에 비해 높을 수 있다.
이후, 제3 웰(50) 상에 제1 전극(도 1의 72)을 형성하고, 제5 웰(60) 상에 제2 전극(도 1의 74)을 형성하면, 도 1에 도시된 반도체 장치(1)를 제조할 수 있다.
한편, 도 16에 도시된 공정에서, 마스크(82)의 형태를 변경하면, 도 4에 도시된 반도체 장치(3)를 제조할 수 있다.
또한, 도 18에 도시된 공정에서, 소자 분리막(40), 제5 웰(60), 및 제3 웰(50)의 일부를 덮는 마스크를 이용하여 불순물을 주입하는 경우, 도 5에 도시된 반도체 장치(4)의 제3 웰(52)을 형성할 수 있고, 제3 웰(50)의 일부 만을 덮는 마스크를 이용하여 불순물을 주입하는 경우, 도 5에 도시된 반도체 장치(4)의 제5 웰(62)을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 제1 웰
30: 제6 웰 40: 소자 분리막
42: 제2 웰 44: 제4 웰
50: 제3 웰 60: 제5 웰
30: 제6 웰 40: 소자 분리막
42: 제2 웰 44: 제4 웰
50: 제3 웰 60: 제5 웰
Claims (10)
- 기판 내에 형성된 제1 웰;
상기 제1 웰 상에 형성된 소자 분리막;
상기 소자 분리막의 일측에 형성된 상기 제1 웰 내에 형성되고 제1 도전형을 갖는 제2 웰;
상기 제2 웰 내에 상기 제1 도전형을 갖도록 형성되고 상기 제2 웰의 불순물 농도보다 높은 불순물 농도를 갖는 제3 웰;
상기 제3 웰과 전기적으로 접속되는 제1 전극;
상기 소자 분리막의 타측에 형성된 상기 제1웰 내에 형성되되 상기 제2 웰과 분리되어 형성되고 상기 제1 도전형을 갖는 제4 웰;
상기 제4 웰 내에 형성되고 상기 제4 웰과 다른 도전형인 제2 도전형을 갖는 제5 웰;
상기 제5 웰과 전기적으로 접속되는 제2 전극; 및
상기 제2 웰과 상기 제4 웰 사이에서, 상기 제4 웰의 폭보다 좁은 폭을 가지며 상기 제4 웰과 오버랩되어 형성되고, 그 상면이 상기 소자 분리막과 상기 제5 웰과 접촉하도록 형성되고, 상기 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제6 웰을 포함하는 반도체 장치. - 제 1항에 있어서,
상기 제6 웰은, 상기 소자 분리막과 오버랩되어 형성되는 반도체 장치. - 제 2항에 있어서,
상기 제6 웰의 도전형과 상기 제4 웰의 도전형은 서로 동일한 반도체 장치. - 제 2항에 있어서,
상기 제6 웰의 도전형과 상기 제4 웰의 도전형은 서로 다른 반도체 장치. - 제 1항에 있어서,
상기 제2 웰과 오버랩되어 형성되고, 상기 제2 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제7 웰을 더 포함하는 반도체 장치. - 제 1항에 있어서,
상기 제5 웰의 일부는 상기 제4 웰 내에 형성되는 반도체 장치. - 제 1항에 있어서,
상기 제1 전극은 애노드 전극을 포함하고,
상기 제2 전극은 캐소드 전극을 포함하고,
상기 반도체 장치는 제너 다이오드(Zener Diode)인 반도체 장치. - 게이트 전극이 입력단에 접속되고, 소오스 전극이 접지단에 접속되고, 드레인 전극이 출력단에 접속된 NMOS 트랜지스터; 및
상기 게이트 전극과 상기 접지단 사이에 접속된 제너 다이오드를 포함하되,
상기 제너 다이오드는,
제1 웰 상에 형성된 소자 분리막과,
상기 소자 분리막의 일측에 형성된 상기 제1 웰 내에 형성되고 제1 도전형을 갖는 제2 웰과,
상기 제2 웰 내에 상기 제1 도전형을 갖도록 형성되고 상기 제2 웰의 불순물 농도보다 높은 불순물 농도를 갖는 제3 웰과,
상기 제3 웰과 상기 접지단을 전기적으로 접속시키는 제1 전극과,
상기 소자 분리막의 타측에 형성된 상기 제1 웰 내에 형성되되 상기 제2 웰과 분리되어 형성되고 상기 제1 도전형을 갖는 제4 웰과,
상기 제4 웰 내에 형성되고 상기 제4 웰과 다른 도전형인 제2 도전형을 갖는 제5 웰과,
상기 제5 웰과 상기 게이트 전극을 전기적으로 접속시키는 제2 전극과,
상기 소자 분리막 하부에 상기 소자 분리막과 오버랩되어 형성되고, 상기 제4 웰의 폭보다 좁은 폭을 갖고, 그 상면이 상기 소자 분리막과 상기 제5 웰과 접촉하도록 형성되고, 상기 제4 웰에 포함된 불순물 농도보다 낮은 불순물 농도를 갖는 제6 웰을 포함하는 반도체 장치. - 삭제
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|---|---|---|---|---|
| JP6641958B2 (ja) * | 2015-12-11 | 2020-02-05 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| US11830862B2 (en) * | 2020-11-12 | 2023-11-28 | Excellence Opto. Inc. | Chip structure of micro light-emitting diode display |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291828A (ja) | 2000-04-11 | 2001-10-19 | Seiko Epson Corp | 静電気保護用半導体装置 |
| JP2008060468A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 半導体装置 |
| US20080164556A1 (en) | 2006-09-28 | 2008-07-10 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468984A (en) | 1994-11-02 | 1995-11-21 | Texas Instruments Incorporated | ESD protection structure using LDMOS diodes with thick copper interconnect |
| US5856214A (en) | 1996-03-04 | 1999-01-05 | Winbond Electronics Corp. | Method of fabricating a low voltage zener-triggered SCR for ESD protection in integrated circuits |
| JPH1154708A (ja) | 1997-08-06 | 1999-02-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3675303B2 (ja) | 2000-05-31 | 2005-07-27 | セイコーエプソン株式会社 | 静電気保護回路が内蔵された半導体装置及びその製造方法 |
| US8497167B1 (en) | 2007-01-17 | 2013-07-30 | National Semiconductor Corporation | EDS protection diode with pwell-nwell resurf |
| US20080258263A1 (en) | 2007-04-20 | 2008-10-23 | Harry Yue Gee | High Current Steering ESD Protection Zener Diode And Method |
| JP2010219438A (ja) | 2009-03-18 | 2010-09-30 | Ricoh Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US8252656B2 (en) | 2009-03-31 | 2012-08-28 | Freescale Semiconductor, Inc. | Zener triggered ESD protection |
| US8553380B2 (en) | 2010-07-08 | 2013-10-08 | Analog Devices, Inc. | Apparatus and method for electronic circuit protection |
| JP5791355B2 (ja) * | 2011-04-27 | 2015-10-07 | キヤノン株式会社 | 発光素子の駆動回路 |
| US8492866B1 (en) | 2012-01-09 | 2013-07-23 | International Business Machines Corporation | Isolated Zener diode |
-
2014
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-
2015
- 2015-05-18 US US14/714,405 patent/US9899541B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291828A (ja) | 2000-04-11 | 2001-10-19 | Seiko Epson Corp | 静電気保護用半導体装置 |
| JP2008060468A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 半導体装置 |
| US20080164556A1 (en) | 2006-09-28 | 2008-07-10 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP2010157642A (ja) * | 2008-12-29 | 2010-07-15 | New Japan Radio Co Ltd | 静電破壊保護回路 |
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