KR20160137973A - 포켓을 가진 p-터널링 전계 효과 트랜지스터 디바이스 - Google Patents

포켓을 가진 p-터널링 전계 효과 트랜지스터 디바이스 Download PDF

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KR20160137973A
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Abstract

터널링 전계 효과 트랜지스터(TFET)가 설명되는데, 이는 제1 도전형을 갖는 드레인 영역; 제1 도전형과 반대인 제2 도전형을 갖는 소스 영역; 소스 및 드레인 영역들 사이에 채널 영역을 형성하게 하는 게이트 영역; 및 소스 영역의 접합 근처에 배치된 포켓을 포함하는데, 여기서 포켓 영역은 소스, 채널, 및 드레인 영역들 내의 하나의 유형의 원자의 백분율보다 백분율이 더 낮은 하나의 유형의 원자를 갖는 물질로 형성된다.

Description

포켓을 가진 P-터널링 전계 효과 트랜지스터 디바이스{P-TUNNELING FIELD EFFECT TRANSISTOR DEVICE WITH POCKET}
지난 수 십년 동안, 집적 회로(IC)들의 피쳐(feature)들의 스케일링은 지속-성장하는 반도체 산업의 원동력이 되어 왔다. 더 작은 피쳐들로의 스케일링은 반도체 칩의 제한된 실면적 상에서의 기능 유닛들의 증가된 밀도를 가능케 한다. 예를 들어, 트랜지스터 사이즈를 축소시키면 증가된 수의 메모리 디바이스들을 칩 상에 수용하는 것이 허용되어, 증가된 처리 용량을 가진 제품의 제조로 이어진다. 그러나, 훨씬 많은 처리 용량을 향한 추진이 문제가 없는 것은 아니다. 각각의 디바이스의 성능 및 에너지 소모를 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 디바이스들의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터(tri-gate transistor)들과 같은 다중-게이트 트랜지스터들이 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-절연체(silicon-on-insulator) 기판들 중 어느 하나 위에 제조된다. 일부 경우에서는, 벌크 실리콘 기판들은 저가로 인해 그리고 덜 복잡한 트라이-게이트 제조 프로세스를 가능하게 하기 때문에 바람직하다. 그러나, 벌크 실리콘 기판들 상에서, 트라이게이트 트랜지스터들의 제조 공정은 종종 트랜지스터 보디(즉, "핀(fin)")의 바닥부에서 금속 게이트 전극의 바닥부를 소스 및 드레인 연장 단부들(tips)과 정렬할 때 문제에 부딪힌다. 트라이-게이트 트랜지스터가 벌크 기판 상에 형성되는 경우, 최적 게이트 제어를 위해 그리고 단채널 효과(short-channel effects)를 감소시키기 위해 적절한 정렬이 필요하다. 예를 들어, 소스 및 드레인 연장 단부들이 금속 게이트 전극보다 더 깊은 경우, 펀치 스루(punch-through)가 일어날 수 있다. 대안적으로, 금속 게이트 전극이 소스 및 드레인 연장 단부들보다 더 깊은 경우, 그 결과로 원하지 않는 게이트 기생 용량이 생길 수 있다. 트랜지스터들의 누설(leakage)을 감소시키기 위해 많은 상이한 기술들이 시도되었다. 그러나, 접합 누설 억제의 영역에서는 여전히 상당한 개선이 필요하다.
IC 내의 트랜지스터들의 사이즈가 계속 감소하기 때문에, 트랜지스터들에 대한 전원 전압도 감소해야 한다. 전원 전압이 감소함에 따라, IC 내의 트랜지스터의 임계 전압도 감소해야 한다. 종래의 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)들에서 더 낮은 임계 전압을 얻기가 어려운데, 이는 임계 전압이 감소함에 따라 온-전류 대 오프-전류의 비율(Ion/Ioff)도 감소하기 때문이다. 온-전류는 인가된 게이트 전압이 임계 전압 이상이고 공급 전압과 동일한 만큼 높게 결합될 때 MOSFET를 통과하는 전류를 지칭하고, 오프-전류는 인가된 게이트 전압이 임계 전압 미만이고 0과 같을 때 MOSFET를 통과하는 전류를 지칭한다.
터널링 전계 효과 트랜지스터(TFET)들은 그들이 가파른 서브 임계 기울기(steeper sub-threshold slope)로 인해 상당한 성능 향상 및 에너지 소모 감소를 보장한다는 점에서 유망한 디바이스들이다. 현재의 TFET 디바이스는 동일 기술 노드에서의 Si-MOSFET들보다 더 낮은 전류 및 오프-전류 동안 기생 소스-드레인 터널링 누설 전류, 즉 감소된 온/오프 비율을 겪는다.
개시의 실시예들은 아래 주어진 상세한 설명으로부터 그리고 개시의 다양한 실시예들의 첨부 도면들로부터 더욱 완전하게 이해될 것이지만, 개시를 특정 실시예들로 한정하는 것으로 여겨져서는 안 되며, 단지 설명 및 이해만을 위한 것이다.
도 1a는 MOSFET들과 TFET들에 대한 Id 대 Vg 커브를 도시하는 플롯을 예시한다.
도 1b는 동종 및 이종 접합들을 이용하는 p-TFET과 n-TFET에 대한 Id 대 Vg 커브를 도시하는 플롯을 예시한다.
도 2a는 개시의 일 실시예에 따른, 공진 포켓을 갖고 있는 이종 접합 p-TFET의 단면도를 예시한다.
도 2b는 개시의 일 실시예에 따른, 공진 포켓을 갖고 있는 이종 접합 p-TFET의 다차원도를 예시한다.
도 2c는 개시의 일 실시예에 따른, 낮은 밴드갭 물질을 가진 공진 포켓을 갖고 있는 이종 접합 p-TFET의 밴드 다이어그램을 예시한다.
도 3a는 개시의 일 실시예에 따라, Sn의 백분율이 이완된 층에 비하여 변형된 층에서 변경될 가전자대(VB) 오프셋의 윤곽을 도시하는 플롯을 예시한다.
도 3b는 개시의 일 실시예에 따라, Sn의 백분율이 이완된 층에 비하여 변형된 층에서 변경될 때 포켓 내의 정공 터널링 질량체의 윤곽들을 도시하는 플롯을 예시한다.
도 4는 개시의 일 실시예에 따른, 이종 접합 n-TFET의 IV 커브와 본질적으로 동일한 동작을 갖는 이종 접합 p-TFET의 IV 커브를 예시한다.
도 5는 개시의 일 실시예에 따른, p-TFET를 형성하기 위한 방법 흐름도를 예시한다.
도 6은 개시의 일 실시예에 따른, 이종 접합 TFET들을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(시스템-온-칩)이다.
실시예들은 대칭적 n형 및 p형 디바이스 특성(예를 들어, Id 대 Vg 커브)을 가능하게 하는 이종 접합 p-TFET 디바이스(예를 들어, GeSn 디바이스)를 설명한다. 일 실시예에서, 이종 접합 p-TFET 디바이스는 GeSn 동종 접합 n형 또는 p형 TFET보다 더 높은 전류 드라이브(예를 들어, 4x 더 높은 전류 드라이브)를 가지고 있다. 일부 실시예들은 CMOS 기반 트랜지스터들로 현재 가능한 것보다 더 낮은 전력 트랜지스터들을 가능하게 한다.
다음 설명에서, 다수의 상세들이 본 개시의 실시예들의 더욱 완전한 설명을 제공하기 위해 논의된다. 그러나, 본 분야의 기술자에게는, 본 개시의 실시예들이 이들 특정 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서, 본 개시의 실시예들을 불명확하게 하는 것을 방지하기 위해서, 잘 알려진 구조들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다.
실시예들의 해당 도면들에서, 신호들은 라인들로 표현된다는 것에 주목한다. 일부 라인들은 더 많은 구성 신호 경로들을 나타내기 위해 더 두꺼울 수 있고, 및/또는 주요 정보 흐름 방향을 나타내기 위해 하나 이상의 단부들에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하려는 것은 아니다. 오히려, 라인들은 회로 또는 로직 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적 실시예들과 관련해서 사용된다. 임의의 표현된 신호는, 설계 요구들 또는 선호도들에 의해 나타나는 바와 같이, 어느 한 방향으로 이동할 수 있고 신호 체계의 임의의 적절한 타입으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전체를 통해, 그리고 청구항들에서, 용어 "접속된"은, 임의의 중간 디바이스들도 없이, 접속이 이루어지는 물체들 간의 직접적인 전기 접속을 의미한다. 용어 "결합된"은, 접속이 이루어지는 물체들 간의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클럭 신호를 의미한다. 관사("a", "an" 및 "the")의 의미는 복수 참조를 포함한다. "in"의 의미는 "in" 및 "on"을 포함한다.
용어 "스케일링"은 일반적으로 어느 한 프로세스 기술로부터 또 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"은 또한 레이아웃과 디바이스들을 동일한 기술 노드 내에서 축소(downsize)하는 것을 말한다. 용어 "스케일링"은 또 다른 파라미터, 예를 들어 전력 공급 레벨에 대하여 신호 주파수를 조절하는 것(예를 들어, 늦추는 것)을 말할 수도 있다. "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 일반적으로 타겟 값의 ±20% 내에 있는 것을 말한다.
달리 특정되지 않는 한, 공통 물체를 설명하기 위한 서수 형용사 "제1", "제2" 및 "제3" 등의 이용은 단지 유사한 물체들의 상이한 사례들을 지칭하는 것을 나타내고, 그렇게 설명된 물체들이 시간적으로, 공간적으로, 순위로 또는 임의의 다른 방식으로 주어진 시퀀스로 되어 있어야 함을 의미하는 것으로 의도되지 않는다.
실시예들의 목적을 위해, 트랜지스터들은, 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는 전계 효과 트랜지스터들의 형태이다. 트랜지스터는 또한 트라이-게이트와 핀, 게이트 올 어라운드 원통형 트랜지스터(Gate All Around Cylindrical Transistor)들, TFET들, 직사각형 와이어, 또는 직사각형 리본 트랜지스터들과 같은 구조들, 또는 TFET의 트랜지스터 기능성을 구현시킬 수 있는 다른 구조들의 사용을 포함한다. 소스 및 드레인 단자들은 동일한 단자들일 수 있고 본원에서 상호교환가능하게 이용된다. 본 기술분야의 통상의 기술자는 다른 트랜지스터 구조들이 개시의 범위를 벗어나지 않고 이용될 수 있다는 것을 알 수 있다. 용어 'N'은 n형 트랜지스터를 나타내고 용어 'P'는 p형 트랜지스터를 나타낸다.
도 1a는 MOSFET들과 TFET들에 대한 Id 대 Vg 커브를 도시하는 플롯(100)을 예시한다. 이 실시예에서, 그래프(100)는 (채널 폭에 대해 정규화된) 게이트 전압 값의 x축 및 드레인 전류 값의 y축을 포함한다. 곡선(102)은 MOSFET의 전압/전류 특성을 나타내고, 곡선(104)은 TFET의 전압/전류 특성을 나타낸다.
종래의 MOSFET들에서는 더 낮은 임계 전압을 얻기가 어려운데, 이는 임계 전압이 감소함에 따라, 온-전류 대 오프-전류의 비율(Ion/Ioff)도 감소하기 때문이다. 본 명세서에서 인용된 바와 같이, Ion은 인가된 게이트 전압이 임계 전압 이상이고 공급 전압과 동일한 만큼 높게 결합될 때 트랜지스터를 통과하는 전류를 지칭하고, Ioff는 인가된 게이트 전압이 임계 전압 미만이고 0과 같을 때 트랜지스터를 통과하는 전류를 지칭한다.
MOSFET의 부임계 기울기(즉, Ioff로부터 Ion로의 그리고 SS=le3/[dlogl0(I)/dVg]로서 정의된 전류의 증가율)는 실온에서의 60 mV/dec의 이론적 한계를 가지고 있고, 이는 공급 전압이 높은 Ion/Ioff 비를 유지하면서 현저하게 감소될 수 없다는 것을 의미한다. 임의의 타겟 Ioff 값이 트랜지스터의 대기 전력 요구에 의해 결정되며; 예로서, 0의 이론적인 부임계 기울기를 갖는 트랜지스터는 낮은 대기 전력을 제공하는 매우 낮은 인가 전압에서 동작할 수 있을 것이다. Ioff 값들은 저전력 대기 응용(예로서, 이동 컴퓨팅 디바이스들)에 대한 중요한 파라미터들이다.
더구나, 낮은 활성 전력 응용의 경우, 전원 전압에 대한 활성 전력의 강한 의존성으로 인해 더 낮은 전원 전압에서 동작하는 것이 매우 유리하지만, 60 mv/dec의 MOSFET 부임계 기울기 한계로 인해, 이러한 트랜지스터들이 낮은 전원 전압에서 동작할 때, Ion은 매우 낮은데, 이는 임계 전압 가까이서 동작할 수 있기 때문이다. 여기에서, 커브(102)는 상대적으로 낮은 전류 증가를 갖는 것으로 보여지고, 여기서 약 0.5V가 Ion으로 스위칭될 필요가 있다. TFET들은 더 급격한(sharper) 턴-온 동작(즉, 더 가파른 기울기)을 달성할 수 있고 그리고 MOSFET들에 비해 Ion/Ioff 비가 개선된다.
도 1b는 동종 및 이종 접합들을 이용하여 p-TFET와 n-TFET에 대한 Id 대 Vg 커브들을 나타내는 플롯(120)을 설명한다. 여기에서, x축은 게이트 전압(V)이고 y축은 드레인 전류 ID(μA/㎛)이다. 플롯(120)은 커브들의 2개 세트를 도시한다 - 제1 세트(121a/b)와 제2 세트(122a/b). 여기에서, 제1 세트는 각각 p형 및 n형 동종 접합 TFET들의 IV 커브들(121a 및 121b)을 포함한다. 동종 접합 TFET들은 소스 영역에 결합된 포켓 영역이 없고 디바이스를 따른 동일한 물질(예를 들어, 디바이스를 따른 GeSn 물질)을 갖는 TFET들을 지칭한다. IV 커브들(121a 및 121b)은 거의 동일하고, 이는 p형 및 n형 동종 접합 TFET들이 유사하게 행동하는 것을 도시하지만; 그들의 드라이브 전류 ID 출력은 n형 이종 접합 TFET의 드라이브 전류 ID 출력 미만이다. 여기에서, 제2 세트는 이종 접합 p형 및 n형 TFET들의 IV 커브들(122a 및 122b)을 포함한다.
이종 접합 TFET들은 소스 영역에 결합된 포켓을 가진 TFET들이다. 여기에서, 한 원자 타입의 합금 물질의 동일한 백분율(예를 들어, Sn의 7.5%)이 TFET들에 사용된다. 일 실시예에서, 디바이스의 나머지에 비해, 포켓 영역 내의 한 원자 타입의 합금 물질의 추가 백분율(예를 들어, Sn의 20%)을 갖는 것은, 동종 접합 TFET에 비해 n형 TFET로부터 더 높은 전류가 전달되게 한다(즉, IV 커브(121b)는 IV 커브(122a/b)보다 동일한 Vg에서 더 높은 전류를 보인다). 그러나, 디바이스의 나머지에 비해, 동일한 20%의 추가 소스 물질이 이종 접합 p형 TFET의 포켓 영역에 추가되면, 낮은 전류 전달이 이종 접합 n형 TFET에 비해 이종 접합 p형 TFET에 의해 제공된다(즉, IV 커브(121a)는 동일한 Vg에 대한 IV 커브(121b 및 122a/b)보다 더 낮은 전류를 도시한다).
이러한 동작은 반직관적인데(counter intuitive) 그 이유는 각각 Sn의 더 높은 백분율을 갖는 이종 접합 n형 및 p형 TFET들 양쪽의 소스 영역에 결합된 포켓 영역을 형성하는 것이 동종 접합 TFET들의 전류 드라이브들에 비해 동일한 Vg에 대한 양쪽의 이종 접합 n형 및 p형 TFET들에 대한 전류 출력을 증가시키기로 되어 있기 때문이다. p형 이종 접합 TFET과 비교하여 n형 이종 접합 TFET의 이러한 비대칭 전류 동작은 바람직하지 않는다. 여기에서 설명된 일부 실시예들은 대칭적 n형 및 p형 이종 접합 TFET 디바이스 특성(즉, 본질적으로 동일한 IV 커브)을 가능하게 하고, 동종 접합 TFET 기반 n형 및 p형 디바이스들 보다 더 높은 드라이브 전류를 또한 제공한다(예를 들어, 일부 실시예들은 동종 접합 TFET 기반 n형 및 p형 디바이스들의 드라이브 전류와 비교하여 4x 드라이브 전류를 제공한다).
도 2a는 개시의 일 실시예에 따른, 공진 포켓을 갖고 있는 이종 접합 p-TFET의 단면도(200)를 설명한다. 이 실시예에서, p-TFET(200)는 반도체 기판(202) 상에 제조되는 것으로 도시되며; 이러한 반도체 기판은 임의의 적절한 반도체 물질 - 예로서, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 비화물(InAs), 실리콘 게르마늄(Sin), 게르마늄 주석(GeSn), 실리콘 게르마늄 주석(SiGeSn), 또는 임의의 다른 III-V족 또는 II-VI족 반도체들을 포함할 수 있다.
기판(202)은 도핑되거나, 도핑되지 않거나, 내부에 도핑된 및 도핑되지 않은 영역들 둘 다를 포함할 수 있다. 기판(202)은 또한 하나 이상의 도핑된(n- 또는 p-) 영역들을 포함할 수 있으며; 다수의 도핑된 영역들을 포함하는 경우, 이러한 영역들은 동일할 수 있거나, 상이한 도전율들 및/또는 도핑 농도들을 가질 수 있다. 이러한 도핑된 영역들은 "우물들(wells)"로서 알려져 있으며, 다양한 디바이스 영역들을 정의하는 데 사용될 수 있다.
이 실시예에서, p-TFET(200)는 소스 영역(204), 드레인 영역(206), 소스 및 드레인 영역들 사이에 배치된 채널 영역(208), 및 채널 영역 위에 배치되고 게이트 유전체(212) 및 게이트 도체(210)를 포함하는 게이트 스택을 포함하는 것으로 도시된다. p-TFET 소스 영역(204)은 n형 도펀트 종으로 도핑된 반도체 물질을 포함할 수 있고, 드레인 영역(206)은 p형 도펀트 종으로 도핑된 반도체 물질을 포함할 수 있다. 일부 실시예에서, 드레인 영역(206) 및 소스 영역(204)은 반대 캐리어들로 도핑된다. 일 실시예에서, 채널 영역(208)은 최적의 성능을 위해 도핑되거나, 가볍게 도핑되거나, 도핑되지 않을 수 있다. 게이트 스택에 인가된 임계 전압 이상의 게이트 전압(Vg)은 p-TFET(200)를 오프 상태로부터 온 상태로 스위칭한다.
인가된 게이트 전압에 의해 변조되는 소스/채널 접합에서의 전위 장벽을 통해 정공 또는 전자가 통과할 때 게이트 아래의 터널링이 발생한다. 게이트 전압이 하이 상태일 때, 소스/채널 접합에서의 전위 장벽은 넓으며, 터널링은 억제되어 낮은 Ioff 전류를 제공한다. 게이트 전압이 로우 상태일 때, 전위 장벽은 좁아지며, 터널링 전류가 높아서 Ion 전류, 및 높은 Ion/Ioff 비율을 제공한다. 이것은 더 낮은 부임계 기울기를 제공하고, 그것은 더 낮은 동작 전압이 이용되게 한다. 이 실시예에서, 캐리어들(정공 또는 전자)은 p-TFET를 위한 소스/채널 접합에서 채널 영역의 가전자대와 소스 영역의 전도대 사이에서 터널링되고, 여기서 이들은 쉽게 드레인 영역(206)으로 이송된다. 전위 장벽은 소스에서의 전도대와 p-TFET(200)를 위한 채널에서의 가전자대 사이의 에너지 분리에 의존한다. 동종 물질을 포함하는 TFET에서의 (터널링 장벽인) 이러한 대역 분리는 그 물질의 대역 갭이다.
따라서, TFET들은 낮은 전원 전압들에서 MOSFET들에 비해 더 높은 Ion 값을 가능하게 한다. 도 1을 다시 참조하면, 커브(104)가 InAs TFET의 전압/전류 특성을 예시하고, 그것은 MOSFET 커브(102)에 비해 더 급격한 턴-온 동작(즉, 더 낮은 부임계 기울기)을 달성하는 것으로 도시된다. 그러나, 도 1에 나타난 바와 같이, 전압이 0.3V보다 높을 때 커브(104)가 레벨 오프된다. 도 2a를 다시 참조하면, 이러한 커브는 소스(204)와 채널(208) 사이의 대역 갭에 의존한다.
p-TFET(200)의 터널링 전류를 더 향상시키기 위하여, 이종 물질(214)의 공진 포켓은 p-TFET 디바이스의 소스/채널 접합에 제공된다. 일 실시예에서, 포켓(214)은 갈륨 안티몬화물(GaSb) 또는 InAs와 같이, p-TFET(200)의 다른 컴포넌트들에 대해 사용된 반도체 물질과 다른 대역 갭을 갖는 임의의 반도체 물질을 포함할 수 있다. 일 실시예에서, 포켓(214)의 대역 갭은 동종 디바이스에 비해 이종 디바이스에서 터널링 장벽이 낮아지도록 선택된다.
아래 더욱 상세히 논의된 것처럼, 포켓(214)의 치수들은 트랜지스터가 낮은 Ioff와 높은 Ion 값을 갖도록 p-TFET(200)의 접합 전류를 더 개선하기 위해 (즉, 채널(208)에서 터널링 전류를 개선하기 위해) 선택된다. Ioff는 디바이스의 밴드갭에 의해 결정된다 - 즉, 밴드갭이 클수록, Ioff가 작아지고; 그러나, 높은 밴드갭은 또한 Ion을 감소시킨다. 따라서, 이 실시예에서, p-TFET(200)의 보디는 높은 대역 갭을 갖도록 구성되는 반면, 포켓(214)은 낮은 터널링 장벽에 대한 소스/채널 접합에서 낮은 대역 갭을 생성한다.
일 실시예에서, 금속 콘택트들은 각각 소스와 드레인 콘택트들을 제공하기 위해 n+ 및 p+ 도핑된 영역들 각각에 결합된다. 게이트 금속 아래의 n- 도핑된 활성 영역은 도시된 바와 같이 과도하게 확장되어 게이트 언더랩을 형성할 수 있다. 일 실시예에서, p-TFET은 핀-형 구조(이중 게이트 FET), 트라이-게이트 또는 다중-게이트, 라운드 또는 스퀘어 나노-와이어 기반 FET 디바이스이다.
도 2b는 개시의 일 실시예에 따른, 공진 포켓을 갖고 있는 이종 접합 p-TFET의 다차원도(220)를 설명한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2b의 요소들은 설명되는 것과 유사한 임의의 방식으로 동작할 수 있거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점이 지적된다. 여기에서, 게이트 아래에 형성된 채널(221)(채널(208)과 동일)이 도시된다.
도 2c는 개시의 일 실시예에 따른, 낮은 밴드갭 물질을 가진 공진 포켓을 갖고 있는 이종 접합 p-TFET의 밴드 다이어그램(230)을 설명한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2c의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지는 않는다는 점이 지적된다.
여기에서, x축은 소스 영역(206)에서부터 드레인 영역(204)까지의 거리 'x' 이고, y축은 전자 볼트(eV)에서 전도대와 가전자대의 에너지 E 이다. 여기에서, 에너지 스케일 상의 수들은 진공 레벨로부터의 거리를 나타낸다. 오프 상태에서, 이종 접합 p-TFET의 소스와 채널 사이에는 넓은 전위 장벽이 존재하며, 결과적으로 터널링이 발생하지 않는다. 여기에서, 오프 상태는 게이트(212)가 높은 전원에 결합될 때 발생한다. 게이트 전압이 임계 전압을 초과할 때, 이종 접합 p-TFET의 소스와 채널 간의 전위 장벽은 상당한 터널링 전류(즉, 온 상태로의 스위칭)가 가능할 만큼 충분히 좁아진다. 여기에서, 231은 포켓 밴드 다이어그램을 도시하고, 디바이스의 나머지보다 낮은 전도대 에지와 더 높은 가전자대 에지를 가지고 있고; 233은 포켓과 채널 사이의 전이 시에 가전자대에서의 급격한 변화를 도시하고; 232는 드레인 내의 가전자대 에지보다 낮은 소스의 가전자대 에지를 도시한다.
일 실시예에서, 포켓 영역(214)(범프(233)에 의해 보여지는 영향)은 이송 방향에서 캐리어들에 대한 양자 우물을 생성한다. 캐리어들은 모든 에너지들에서 동일하게 이 양자 우물을 통해 전송될 수 없다. 전송이 향상될 수 있는(또는 공진할 수 있는) 최적의 에너지들이 존재한다. 분별성 있는 공진 레벨 효과 없이 p-TFET에서 이종 물질의 포켓을 구현하는 것은 부정확한 디바이스 타겟팅을 야기할 수 있다(즉, 포켓 물질은 종래의 동종 접합 TFET들보다 동일 또는 더 나쁜 동작을 나타낼 수 있다. 일부 실시예들에서, p-TFET 트랜지스터 보디의 제한 및 이종 접합 물질의 포켓 사이즈는 향상된 TFET 트랜지스터 특성을 제공하기 위해 공진 상태의 에너지 레벨을 최적화하도록 구성될 수 있다.
플롯(200)은 전형적인 그룹 III-V, IV-IV, 및 IV로부터의 고농도 도핑된 n형(즉, n++ 도핑된) 물질(예를 들어, Ge, GaSb)로부터 만들어진 소스 영역을 갖는 p형 TFET를 위한 밴드 정렬을 나타낸다. 일 실시예에서, 드레인 영역은 고농도 도핑된 p형(예를 들어, p++가 도핑된) 물질로 만들어진다. 도 2b에 도시된 바와 같이, 이와 유사한 디바이스의 게이트는 보통/이상적으로 채널 물질/영역(예를 들어, 저농도 도핑된)의 모든 주변으로 진행하거나 또는 적어도 한 측으로부터 이러한 영역과 접촉하게 된다. 게이트 금속과 채널 물질/영역(즉, 저농도 도핑된 영역) 사이에는 유전체 물질(예를 들면, High-K 물질)이 존재한다. 도 2c를 다시 참조하면, 포켓은 포켓이 공간적으로 x축을 따라 위치하게 되는 것을 도시하는 플레이스홀더이다.
일 실시예에서, 포켓(214)은 더 낮은 밴드갭 물질이 포켓(214)에 추가된다고 가정하는 드라이브 전류를 개선한다. Sn의 백분율이 증가할 때 GeSn 밴드갭이 감소하기 때문에, Sn의 더 높은 백분율은 낮은 밴드갭 따라서 더 높은 드라이브 전류를 갖는 것으로 예상된다. 상기 가정이 n형 이종 TFET에 대해 참(true)을 유지하는 동안, p-TFET의 다른 영역들에서의 Sn의 백분율에 비해 p-TFET에 대한 포켓(214)에서의 Sn의 백분율을 증가시키는 것은 드라이브 전류를 심지어 동종 접합 p-TFET로부터의 드라이브 전류보다 낮게 감소시킨다. 이러한 이상(anomaly)은 일 실시예에 따라, 도 3a-b와 관련하여 설명되고 해결된다.
도 3a는 개시의 일 실시예에 따른, Sn의 백분율이 이완된 층에 대하여 변형된 층에서 변할 때 가전자대(VB) 오프셋의 윤곽들을 도시하는 플롯(300)을 예시한다. 여기에서, x축은 변형된 층(즉, 포켓(214) 영역)에서의 Sn의 백분율이고, y축은 이완된 층(즉, 영역 포켓(214))과는 다른 소스(206), 채널(221), 드레인(204) 영역들)에서의 Sn의 백분율이다. 실시예들이 Sn과 관련하여 설명되지만, 다른 요소들 및/또는 화합물들이 사용될 수 있다. 예를 들어, SnSi, InGaAs와 같은 물질들은 화합물의 한 원자의 원자 백분율을 변경함으로써 비슷한 동작을 가질 수 있다.
점선(301)은 포켓(214)에서의 Sn의 백분율이 이완된 층에서의 Sn의 백분율과 동일할 때 VB를 도시한다. 여기에서, 포켓 영역(214)은 변형된 층이고, 소스, 채널, 및 드레인 영역들이 이완된 층이다. 점선(301) 상의 하나의 특정 지점은 교차점(304)으로서 도시된다. 302와 303의 방향들의 VB 오프셋 윤곽들은 더 큰 VB 오프셋을 야기한다. 포켓 영역(214)에서의 Sn의 백분율이 이 예에서 (즉, 교차점(306)에서), 7.5%에서 유지되는 이완된 층에서의 Sn의 백분율에 대해 20%로 증가될 때, 포켓 영역(214)의 밴드갭은 교차점(304)에서 포켓 영역(214)의 밴드갭을 (예를 들어, 125mV만큼) 감소시킨다.
상술한 바와 같이, 포켓 영역(214)에서 밴드갭을 낮추는 것은 p-TFET의 드라이브 전류를 증가시킬 것으로 예상된다. 플롯(300)으로부터의 또 다른 흥미로운 관측은 포켓 영역(214)에서의 Sn의 백분율이 이완된 층(즉, 교차점(305)에서)에서의 Sn의 백분율에 대해 0%로 감소할 때, 포켓 영역(214)의 밴드갭은 또한 감소하는 것이다. 그러나, 터널링 질량체의 효과는 단독으로 플롯(300)에 의해 이해되지는 않는다. 정공들의 터널링 질량체는 또한 밴드갭이 터널링 전류에 충격을 줄 때 바로 터널링 전류(즉, 드라이브 전류)에 충격을 가한다.
도 3b는 개시의 일 실시예에 따르면, Sn의 백분율이 이완된 층에 대해 변형된 층에서 변경될 때 포켓 내의 정공 터널링 질량체의 윤곽을 도시하는 플롯(320)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3b의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다. 여기에서, x축은 변형된 층(즉, 포켓(214) 영역)에서의 Sn의 백분율이고, y축은 이완된 층(즉, 포켓(214)과는 다른 소스(206), 채널(221), 드레인(204) 영역들)에서의 Sn의 백분율이다.
322의 방향의 포켓 영역(214) 내의 정공 터널링 질량체의 윤곽은 더 높은 질량체를 야기하고, 323의 방향의 포켓 영역(214) 내의 정공 터널링 질량체의 윤곽은 더 낮은 질량체를 야기한다. 도 3a의 예를 계속 이어서, 교차점(306)에 의해 보여진 것처럼, 변형된 층(즉, 포켓 영역(214))에 대해 Sn의 20%를 선택하고 이완된 층에 대해 Sn의 백분율을 7.5%로 유지함으로써, 포켓 영역(214) 내의 정공 터널링 질량체는 교차점(326)에 의해 보여진 것처럼 더 높게 된다. 포켓 영역(214) 내의 높은 정공 터널링 질량체는 터널링 전류를 감소시킨다. 이 예에서, 터널링 전류에 대한 포켓 영역(214) 내의 높은 정공 터널링 질량체의 영향은 이완된 영역 내의 Sn의 백분율에 비해 포켓 영역(214) 내의 20% Sn으로부터 달성된 더 낮은 밴드갭의 효과보다 더 지배적이다. 여기에서, 정공 질량체는 예를 들어, 대략 0.1 m0로부터 대략 0.23 m0까지 2.3x 증가시키고, 여기서 m0는 자유 전자 질량체이다.
포켓 영역(214) 내의 Sn의 백분율이 감소되고 교차점(324)에 의해 보여진 것처럼 이완된 영역 내의 Sn의 백분율, 예를 들어, 7.5%와 동일하게 때문에, 포켓 영역(214) 내의 정공 터널링 질량체는 감소되고 이는 터널링 전류를 증가시키는 것을 돕지만, 포켓 영역(214) 내의 밴드갭은 Sn의 백분율이 교차점(304)에 있을 때 증가된다. 더 높은 밴드갭은 동일한 인가된 게이트 전압에 대한 터널링 전류를 감소시킨다. 교차점(324)은 포켓 영역 내의 Sn의 백분율이 이완된 층에서의 Sn의 백분율과 같은 경우 동종 접합 기반 TFET를 지칭한다는 것에 주목한다.
일 실시예에서, 포켓 영역(214) 내의 Sn의 백분율이 교차점(325)에 의해 보여진 것처럼 이완된 영역 내의 Sn의 백분율, 예를 들어, 7.5%에 비해 더 감소될 때(예를 들어, 0%로), 포켓 영역(214) 내의 정공 터널링 질량체는 감소되지만, 포켓 영역(214) 내의 밴드갭은 Sn의 백분율이 교차점(305)에 있을 때 또한 감소된다. 이 실시예에서, 터널링 전류에 대한 포켓 영역(214) 내의 낮은 정공 터널링 질량체의 효과는 이완된 영역 내의 Sn의 백분율(즉, 7.5%)에 비해 포켓 영역(214) 내의 0% Sn으로부터 달성된 더 낮은 밴드갭의 효과보다 덜 지배적이다. p-TFET의 이 실시예의 기술적 효과는 포켓 영역(214)을 통한 터널링 전류가 증가하고 이종 접합 n-TFET의 터널링 전류와 사실상 동일하게 된다는 것이다.
일 실시예에서, 포켓 영역(214) 내에서 Sn의 백분율을 0%으로 유지하고, 이완된 층 내의 Sn의 백분율을 더 증가시킬 때(예를 들면, 7.5% 내지 10% 이상으로 증가시킬 때) p-TFET 디바이스에 대한 터널링 전류를 증가시킨다.
도 4는 개시의 일 실시예에 따르면, 이종 접합 n-TFET의 IV 커브와 사실상 동일한 동작을 갖는 이종 접합 p-TFET의 IV 커브(400)를 설명한다. 여기에서, x축은 게이트 전압(V)이고 y축은 드레인 전류 Id(μA/㎛)이다. 동종 접합 n-TFET 및 p-TFET에 대한 Id는 IV 커브(401)에 의해 도시된다. 변형된 층(즉, 포켓 영역(214))에서의 0% Sn과 이완된 층에서의 10% Sn을 이용하는 이종 접합 p-TFET에 대한 Id는 IV 커브(402)에 의해 도시된다. 변형된 층(즉, 포켓 영역)에서의 20% Sn과 이완된 층에서의 7.5% Sn을 이용하는 이종 접합 n-TFET에 대한 Id는 IV 커브(403)에 의해 도시된다. 이 실시예에서, p-TFET의 전류 드라이브는 게이트 전압 양단의 n-TFET의 전류 드라이브와 사실상 동일하게 만들어진다. 이 예에서, 이종 접합 TFET들은 7.5%의 Sn을 이용하는 동종 접합 TFET들보다 전류 드라이브를 3.8 배 높게 달성한다.
도 5는 개시의 일 실시예에 따르면, p-TFET를 형성하기 위한 방법 흐름도(500)를 설명한다. 도 5를 참조한 흐름도 내의 블록들이 특정 순서로 도시되지만, 동작들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 동작들/블록들은 병행하여 수행될 수 있다. 도 5에 열거된 블록들 및/또는 동작들의 일부는 특정 실시예에 따라 선택적이다. 제시된 블록들의 넘버링은 명료성을 위한 것이며, 다양한 블록들이 발생해야 하는 동작들의 순서를 규정하기 위해 의도된 것은 아니다.
부가적으로, 다양한 흐름들로부터의 동작들이 다양한 조합으로 이용될 수 있다.
블록(501)에서, 드레인 영역(204)은 제1 도전형을 갖고 형성된다(즉, p+ 도핑된 영역). 블록(502)에서, 소스 영역(206)은 제2 도전형을 갖고 형성된다(즉, n+ 도핑된 영역). 블록(503)에서, 게이트 영역(212)은 전압이 게이트에 인가될 때 채널 영역의 형성의 원인이 되도록 형성된다. 블록(504)에서, 포켓 영역(504)은 소스 영역(204)의 접합 근처에 형성되며, 여기에서 포켓 영역(214)은 소스, 드레인, 및 채널 영역들 내의 하나의 유형의 원자의 백분율보다 더 낮은 백분율(예를 들어, Sn의 0%)의 하나의 유형의 원자를 갖는 물질(예를 들어, Sn)로 형성된다(예를 들어, 소스, 드레인, 및 채널 영역들은 Sn의 10%을 갖는다).
도 6은 개시의 일 실시예에 따른, TFET들을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(시스템-온-칩)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그렇게 한정되지 않는다는 점을 지적해둔다.
도 6은 평탄 표면 인터페이스 커넥터들이 이용될 수 있는 모바일 디바이스의 실시예의 블록도를 예시한다. 일 실시예에서, 컴퓨팅 디바이스(1700)는, 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선 가능 e-리더기, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되어 있으며, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1700)에 도시되어 있지는 않다는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1700)는 논의된 실시예들과 관련하여 설명된 TFET들을 가진 제1 프로세서(1710)를 포함한다. 컴퓨팅 디바이스(1700)의 다른 블록들은 또한 논의된 실시예들과 관련하여 설명된 TFET들을 포함할 수 있다. 본 개시의 다양한 실시예들은, 시스템 실시예가 무선 디바이스, 예를 들어 셀폰 또는 개인 휴대 정보 단말기에 통합될 수 있도록 무선 인터페이스와 같은 1770 내의 네트워크 인터페이스를 또한 포함할 수 있다.
일 실시예에서, 프로세서(1710)(및 프로세서(1790))는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 논리 디바이스들, 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1710)에 의해 수행된 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자나 다른 디바이스들과의 I/O(입력/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(1700)를 다른 디바이스에 연결하는 것에 관련된 동작들을 포함한다. 이러한 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련되는 동작들을 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1700)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1720)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라, 마이크로폰 입력을 포함할 수 있다. 그와 같은 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1700)에 통합되거나 컴퓨팅 디바이스(1700)에 연결될 수 있다. 일 실시예에서, 사용자는, 프로세서(1710)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 컴퓨팅 디바이스(1700)와 상호작용한다.
디스플레이 서브시스템(1730)은 컴퓨팅 디바이스(1700)와 상호 작용하기 위해 사용자에게 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스)와 소프트웨어(예를 들어, 드라이버) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1730)은, 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1732)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1732)는 디스플레이와 관련된 적어도 일부 처리를 수행하기 위해 프로세서(1710)와는 별개의 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1730)은 사용자에 대해 출력과 입력 양쪽 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 컨트롤러(1740)는 사용자와의 상호작용과 관계되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1740)는 오디오 서브시스템(1720) 및/또는 디스플레이 서브시스템(1730)의 일부인 하드웨어를 관리하도록 동작 가능하다. 부가적으로, I/O 컨트롤러(1740)는, 사용자가 시스템과 상호작용할 수 있게 하는 컴퓨팅 디바이스(1700)에 연결되는 부가적인 디바이스들에 대한 연결 포인트를 나타낸다. 예를 들어, 컴퓨팅 디바이스(1700)에 부착될 수 있는 디바이스들은, 마이크로폰 디바이스, 스피커, 또는 스테레오시스템, 비디오 시스템 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더기 또는 다른 디바이스들과 같은 특정 응용들에서 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있을 것이다.
앞서 언급한 바와 같이, I/O 컨트롤러(1740)는 오디오 서브시스템(1720) 및/또는 디스플레이 서브시스템(1730)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1700)의 하나 이상의 애플리케이션들 또는 기능들을 위한 입력 또는 명령들을 제공할 수 있다. 부가적으로, 오디오 출력은 디스플레이 출력 대신에, 또는 디스플레이 출력에 부가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1730)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 또한, I/O 컨트롤러(1740)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 작용한다. I/O 컨트롤러(1740)에 의해 관리되는 I/O 기능들을 제공하기 위해 부가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1700) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 컨트롤러(1740)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1700)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 뿐만 아니라, 그것의 동작들(예컨대, 잡음의 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라용 플래시 적용, 또는 다른 특징들)에 영향을 주기 위해 시스템에 환경적 입력을 제공하는 것일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1700)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(1750)를 포함한다. 메모리 서브시스템(1760)은 컴퓨팅 디바이스(1700)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 불확정함) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1760)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라 컴퓨팅 디바이스(1700)의 애플리케이션들 및 기능들의 실행과 연관된 시스템 데이터(장기적이거나 일시적임)를 저장할 수 있다.
실시예들의 요소들은 컴퓨터 실행 가능한 명령어들(예를 들어, 본 명세서에서 논의된 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1760))로서 또한 제공된다. 머신 판독 가능한 매체(예를 들어, 메모리(1760))는 플래시 메모리, 광학 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상변화 메모리(PCM), 또는 전자적인 또는 컴퓨터 실행 가능한 명령어들을 저장하기에 적합한 다른 타입의 머신 판독 가능한 매체를 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 본 개시의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 경유한 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청측 컴퓨터(예를 들어, 클라이언트)에 전달될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속성(connectivity)(1770)은, 컴퓨팅 디바이스(1700)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1700)는, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 기기들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(1770)은 다수의 상이한 타입들의 접속성을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1700)는 셀룰러 접속성(1772) 및 무선 접속성(1774)을 갖는 것으로 예시되어 있다. 셀룰러 접속성(1772)은 GSM(모바일 통신을 위한 글로벌 시스템) 또는 변형체 또는 유도체, CDMA(코드 분할 다중 접근)또는 변형체 또는 유도체, TDM(시간 분할 다중화) 또는 변형체 또는 유도체, 또는 다른 셀룰러 서비스 표준을 통해 제공된 것과 같은, 무선 캐리어들에 의해 제공된 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(또는 무선 인터페이스)(1774)은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스, 근접장(Near Field) 등과 같은) 개인 영역 네트워크들, (Wi-Fi와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
주변 접속들(1780)은 주변 접속을 이루기 위한 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1700)는 다른 컴퓨팅 디바이스로의 주변 장치("~로"(1782))일 수 있는 것은 물론, 자신에 접속된 주변 장치("~로부터의"(1784))를 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1700)는 보통, 컴퓨팅 디바이스(1700) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적을 위해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 부가적으로, 도킹 커넥터는, 컴퓨팅 디바이스(1700)가 예를 들어, 시청각 또는 다른 시스템에 대한 콘텐츠 출력을 제어할 수 있게 하는 특정 주변 장치들에 컴퓨팅 디바이스(1700)가 연결되는 것을 허용할 수 있게 한다.
사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 부가하여, 컴퓨팅 디바이스(1700)는 공통 또는 표준-기반 커넥터들을 통해 주변 접속들(1780)을 구축할 수 있다. 일반 유형은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplay Port)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 기타 유형들을 포함할 수 있다.
명세서에서 "실시예(an embodiment)", "일 실시예(one embodiment)", "일부 실시예들(some embodiments)", 또는 "다른 실시예들(other embodiments)"에 대한 참조는, 실시예들과 관련하여 설명된 특정한 특징, 구조, 또는 특성이 적어도 일부 실시예들에 포함되어 있지만, 반드시 모든 실시예들에 포함되는 것은 아니라는 것을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현은 반드시 모두 동일한 실시예들을 가리키는 것은 아니다. 명세서에서는 컴포넌트, 피처, 구조, 또는 특징이 포함될("may", "might", or "could") 수 있다고 기술되는 경우, 해당 컴포넌트, 피처, 구조, 또는 특징이 반드시 포함될 필요는 없다. 명세서 또는 청구항이 "하나의(a, an)" 요소를 지칭하는 경우, 단지 하나의 요소만 존재하는 것을 의미하는 것은 아니다. 명세서 또는 청구항이 "추가적인(additional)" 요소를 지칭하는 경우, 하나 보다 많은 추가 요소가 존재함을 배제하지 않는다.
또한, 특정한 특징, 구조, 기능 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 어딘가에 2개의 실시예들과 연관된 특정한 특징, 구조, 기능 또는 특성이 상호 배반적인 제2 실시예와 조합될 수 있다.
본 개시가 특정 실시예들과 관련해서 기술되었지만, 이러한 실시예들의 다수의 변경들, 수정들 및 변형들은 상술된 설명의 견지에서 본 분야의 숙련자에게 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, 동적 RAM(DRAM)은 논의된 실시예들을 이용할 수 있다. 본 개시의 실시예들은 그러한 대안, 수정 및 변형을 모두 첨부된 청구항의 폭넓은 범위 내에 포함하도록 의도된 것이다.
추가로, 집적 회로(IC) 칩 및 다른 컴포넌트들에의 잘 알려진 전력/그라운드 접속들은 설명 및 논의를 간단히 하고 본 개시를 불명료하게 하지 않기 위해서, 제시된 도면들 내에 나타나 있을 수도 있고 나타나 있지 않을 수도 있다. 또한, 배열들은 블록도 형태로 도시될 수 있는데, 그것은 본 개시를 모호하게 하는 것을 피하기 위한 것이며, 또한 그러한 블록도 배열의 구현에 대한 세부사항이 본 개시가 구현될 플랫폼에 크게 의존한다는 점을 고려한 것이다(즉, 그러한 세부사항들은 본 분야의 숙련된 자의 이해의 범위 내에 있음). 세부적인 상세(예를 들어, 회로)가 본 개시의 예시적인 실시예들을 설명하기 위해서 제시되는 경우, 본 분야의 숙련된 자는 본 개시가 그러한 세부적인 상세 없이도, 또는 그러한 세부적인 상세를 변경하여 실시될 수 있음을 분명히 알 것이다. 그러므로, 설명은 제한적이지 않고 예시적인 것으로 간주되어야 한다.
후속하는 예들은 추가 실시예들에 관련된다. 본 예에서의 세부사항들은 하나 이상의 실시예에서 어디에서든 이용될 수 있다. 본 명세서에서 설명된 장치의 모든 선택적인 특징들은 또한 방법 또는 프로세스에 대하여 구현될 수 있다.
예를 들어, 터널링 전계 효과 트랜지스터(TFET)가 제공되는데, 이는 제1 도전형을 갖는 드레인 영역; 제1 도전형과 반대인 제2 도전형을 갖는 소스 영역; 소스 및 드레인 영역들 사이에 채널 영역을 형성하게 하는 게이트 영역; 및 소스 영역의 접합 근처에 배치된 포켓을 포함하는데, 여기서 포켓 영역은 소스, 채널, 및 드레인 영역들 내의 하나의 유형의 원자의 백분율보다 백분율이 더 낮은 하나의 유형의 원자를 갖는 물질로 형성된다.
일 실시예에서, 물질은 주기율표의 III-V족에 있다. 일 실시예에서, 물질은 Sn이고, 여기에서 포켓 내의 Sn의 백분율이 사실상 0이고, 여기에서 소스, 채널, 및 드레인 영역들 내의 Sn의 백분율은 10%이다. 일 실시예에서, 포켓 내의 물질은 터널링 질량체를 낮추고 상기 포켓의 밴드갭을 낮추기 위해서 그러한 백분율을 갖고 있다. 일 실시예에서, 제1 도전형은 p형이며, 제2 도전형은 n형이다. 일 실시예에서, TFET는 p형 TFET이다. 일 실시예에서, TFET는 FinFET, 트라이-게이트, 또는 스퀘어 논-와이어 기반 디바이스(square non-wire based device)이다.
또 다른 예에서, p형 TFET을 형성하는 방법이 제공되는데, 이는 제1 도전형을 갖는 드레인 영역을 형성하는 단계; 상기 제1 도전형과 반대인 제2 도전형을 갖는 소스 영역을 형성하는 단계; 상기 소스 및 드레인 영역들 사이에 채널 영역을 형성하게 하는 게이트 영역을 형성하는 단계; 및 상기 소스 영역의 접합 근처에 배치된 포켓 - 상기 포켓 영역은 상기 소스, 채널, 및 드레인 영역들 내의 하나의 유형의 원자의 백분율보다 백분율이 더 낮은 하나의 유형의 원자를 갖는 물질로 형성됨 -을 형성하는 단계를 포함한다.
일 실시예에서, 상기 물질은 주기율표의 III-V족에 있다. 일 실시예에서, 상기 물질은 Sn 이고, 상기 포켓 내의 Sn의 백분율은 사실상 0이고, 상기 소스, 채널, 및 드레인 영역들 내의 Sn의 백분율은 10%이다. 일 실시예에서, 상기 포켓 내의 상기 물질은 터널링 질량체를 낮추고 상기 포켓의 밴드갭을 낮추기 위해서 그러한 백분율을 갖고 있다. 일 실시예에서, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형이다. 일 실시예에서, 상기 TFET는 p형 TFET이다. 일 실시예에서, 상기 TFET는 FinFET, 트라이-게이트, 또는 스퀘어 논-와이어 기반 디바이스이다.
또 다른 실시예에서, 시스템이 제공되는데, 이는 메모리; 상기 메모리에 결합된 프로세서 - 상기 프로세서는 상기에서 논의된 TFET에 따른 TFET들을 가짐 -; 및 상기 프로세서가 또 다른 디바이스와 통신하게 하기 위한 무선 안테나를 포함한다. 일 실시예에서, 시스템은 디스플레이 유닛을 더 포함한다. 일 실시예에서, 상기 디스플레이 유닛은 터치 스크린이다.
독자가 본 기술적 개시 내용의 속성 및 요점을 확인할 수 있게 할 요약서가 제공된다. 이 요약서는 청구항들의 범위나 의미를 제한하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 다음의 청구항들은 이로써 상세한 설명에 통합되고, 각 청구항은 개별 실시예로서 독립해 있다.

Claims (17)

  1. 터널링 전계 효과 트랜지스터(TFET)로서,
    제1 도전형을 갖는 드레인 영역;
    상기 제1 도전형(conductivity type)과 반대인 제2 도전형을 갖는 소스 영역;
    상기 소스 및 드레인 영역들 사이에 채널 영역을 형성하게 하는 게이트 영역; 및
    상기 소스 영역의 접합(junction) 근처에 배치된 포켓(pocket) - 상기 포켓은 상기 소스, 채널, 및 드레인 영역들 내의 하나의 유형의 원자(one type of atom)의 백분율보다 백분율이 더 낮은 상기 하나의 유형의 원자를 갖는 물질로 형성됨 -
    을 포함하는, TFET.
  2. 제1항에 있어서,
    상기 물질은 주기율표의 III-V족으로부터의 것인, TFET.
  3. 제1항에 있어서,
    상기 물질은 Sn 이고, 상기 포켓 내의 Sn의 백분율은 사실상 0이고, 상기 소스, 채널, 및 드레인 영역들 내의 Sn의 백분율은 10%인, TFET.
  4. 제1항에 있어서,
    상기 포켓 내의 상기 물질은 터널링 질량체(tunneling mass)를 낮추고 상기 포켓의 밴드갭을 낮추도록 하는 그러한 백분율의 것인, TFET.
  5. 제1항에 있어서,
    상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인, TFET.
  6. 제1항에 있어서,
    상기 TFET는 p형 TFET인, TFET.
  7. 제1항에 있어서,
    상기 TFET는 FinFET, 트라이-게이트(Tri-Gate), 또는 스퀘어 논-와이어 기반 디바이스(square non-wire based device)인, TFET.
  8. p형 TFET를 형성하는 방법으로서,
    제1 도전형을 갖는 드레인 영역을 형성하는 단계;
    상기 제1 도전형과 반대인 제2 도전형을 갖는 소스 영역을 형성하는 단계;
    상기 소스 및 드레인 영역들 사이에 채널 영역을 형성하게 하는 게이트 영역을 형성하는 단계; 및
    상기 소스 영역의 접합 근처에 배치된 포켓을 형성하는 단계 - 상기 포켓은 상기 소스, 채널, 및 드레인 영역들 내의 하나의 유형의 원자의 백분율보다 백분율이 더 낮은 상기 하나의 유형의 원자를 갖는 물질로 형성됨 -
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 물질은 주기율표의 III-V족으로부터의 것인, 방법.
  10. 제8항에 있어서,
    상기 물질은 Sn 이고, 상기 포켓 내의 Sn의 백분율은 사실상 0이고, 상기 소스, 채널, 및 드레인 영역들 내의 Sn의 백분율은 10%인, 방법.
  11. 제8항에 있어서,
    상기 포켓 내의 상기 물질은 터널링 질량체를 낮추고 상기 포켓의 밴드갭을 낮추도록 하는 그러한 백분율의 것인, 방법.
  12. 제8항에 있어서,
    상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인, 방법.
  13. 제8항에 있어서,
    상기 TFET는 p형 TFET인, 방법.
  14. 제8항에 있어서,
    상기 TFET는 FinFET, 트라이-게이트, 또는 스퀘어 논-와이어 기반 디바이스인, 방법.
  15. 시스템으로서,
    메모리;
    상기 메모리에 결합된 프로세서 - 상기 프로세서는 TFET 청구항 제1항 내지 제7항 중 어느 한 항에 따른 TFET들을 가짐 -; 및
    상기 프로세서가 또 다른 디바이스와 통신하게 하기 위한 무선 안테나
    를 포함하는, 시스템.
  16. 제15항에 있어서,
    디스플레이 유닛을 더 포함하는, 시스템.
  17. 제16항에 있어서,
    상기 디스플레이 유닛은 터치 스크린인, 시스템.
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