KR102247416B1 - 표면 종단을 갖는 나노와이어를 사용하여 형성되는 스케일링된 tfet 트랜지스터 - Google Patents

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라파엘 라이오스
켈린 제이. 쿤
이안 에이. 영
저스틴 알. 웨버
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인텔 코포레이션
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Abstract

소스 영역 및 드레인 영역을 형성하기 위한 도핑된 영역들, 및 게이트 영역에 연결하기 위한 도핑되지 않은 영역을 갖는 나노와이어; 나노와이어 위에 형성되는 제1 종단 재료; 및 게이트 영역 및 소스 영역에 중첩되는 나노와이어의 섹션 위에 형성되는 제2 종단 재료를 포함하는 TFET가 설명된다. 소스 영역 및 드레인 영역을 형성하기 위한 도핑된 영역들, 및 게이트 영역에 연결하기 위한 도핑되지 않은 영역을 갖는 나노와이어의 제1 섹션; 제1 섹션에 직교하여 연장되는 나노와이어의 제2 섹션 - 제2 섹션은 게이트 영역 및 소스 영역에 인접하여 형성됨 -; 및 나노와이어의 제1 섹션 및 제2 섹션 위에 형성되는 종단 재료를 포함하는 또 다른 TFET가 설명된다.

Description

표면 종단을 갖는 나노와이어를 사용하여 형성되는 스케일링된 TFET 트랜지스터{SCALED TFET TRANSISTOR FORMED USING NANOWIRE WITH SURFACE TERMINATION}
지난 수십 년 동안, 집적 회로들(IC들)의 피처들(features)의 스케일링(scaling)은 끊임없이 성장하는 반도체 산업 배후의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능적인 유닛들의 밀도 증가를 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상의 증가된 수의 메모리 디바이스들의 통합을 허용하여, 증가된 프로세싱 용량(processing capacity)을 갖는 제품들의 제조로 이어진다. 그러나, 점점 더 많은 프로세싱 용량에 대한 추구가 문제가 없는 것은 아니다. 각각의 디바이스들의 성능과 에너지 소비를 최적화할 필요성이 점점 중요해지고 있다.
IC 디바이스들의 제조에서, 디바이스 치수들(dimensions)이 계속해서 스케일링 다운됨(scale down)에 따라, 트라이게이트 트랜지스터(tri-gate transistor)들과 같은 다중게이트 트랜지스터(multi-gate transistor)들이 더욱 우세해지고 있다. 트랜지스터들의 누설(leakage)을 감소시키기 위해, 많은 상이한 기술들이 시도되어 왔다. 그러나, 누설 억제의 영역에서는 여전히 상당한 개선들이 필요하다.
IC들의 트랜지스터들의 크기가 계속해서 감소함에 따라, 트랜지스터들에 대한 전력 공급 전압도 감소해야 한다. 전력 공급 전압이 감소함에 따라, IC들 내의 트랜지스터들의 임계 전압(threshold voltage)도 감소해야 한다. 임계 전압이 감소함에 따라, 온 전류(ON-current) 대 오프 전류(OFF-current)의 비율(Ion/Ioff) 또한 감소하기 때문에, 종래의 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)에서 더 낮은 임계 전압을 얻기 어렵다. 온 전류는 인가된 게이트 전압이 임계 전압보다 높고 공급 전압과 동일한 만큼 높아질 수 있을 때, MOSFET을 통과하는 전류를 지칭하고, 오프 전류는 인가된 게이트 전압이 임계 전압보다 낮아 0볼트와 같을 때, MOSFET을 통과하는 전류를 지칭한다.
터널링 전계 효과 트랜지스터(TFET)들은 그들이 더 가파른 부임계 기울기(steeper sub-threshold slope)(즉, 더 작은 부임계 스윙)로 인해 상당한 성능 향상 및 에너지 소비 감소를 보장한다는 점에서 유망한 디바이스들이다. 현재의 TFET 디바이스들은 동일 기술 노드(technology node)에서의 Si-MOSFET들보다 더 낮은 전류들로 인해 어려움을 겪는다.
개시 내용의 실시예들은 아래에 주어진 상세한 설명으로부터 그리고 개시 내용의 다양한 실시예들의 첨부된 도면들로부터 더욱 완전하게 이해될 것이지만, 개시 내용을 특정 실시예들로 한정하는 것으로 여겨져서는 안 되며, 단지 설명 및 이해만을 위한 것이다.
도 1a는 MOSFET들 및 TFET들에 대한 Id 대 Vg 곡선들을 보여주는 플롯을 도시한다.
도 1b는 TFET의 밴드 다이어그램을 도시한다.
도 2a는 1nm Sn 와이어에 대한 다양한 종류의 종단 재료들의 에너지 레벨들을 보여주는 플롯을 도시한다.
도 2b는 몇몇 실시예들에 따라, 다양한 종단 재료들의 밴드갭(bandgap) 에너지를 와이어 크기의 함수로서 보여주는 플롯을 도시한다.
도 2c 내지 도 2f는 몇몇 실시예들에 따라, 다양한 종단 재료들의 전도 및 밸런스 에너지들을 와이어 크기의 함수로서 보여주는 플롯들을 도시한다.
도 3a는 개시 내용의 몇몇 실시예들에 따라, 수평 프로세스(horizontal process)에서 상이한 표면 종단들을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스를 도시한다.
도 3b는 개시 내용의 몇몇 실시예들에 따라, 도 3a의 TFET의 밴드 다이어그램을 도시한다.
도 4a 내지 도 4d는 개시 내용의 몇몇 실시예들에 따라, 수평 프로세스에서 상이한 표면 종단들을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스를 제조하는 프로세스를 도시한다.
도 5는 개시 내용의 몇몇 실시예들에 따라, 수직 프로세스(vertical process)에서 상이한 표면 종단들을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스를 도시한다.
도 6은 개시 내용의 몇몇 실시예들에 따라, 소스-채널 접합(source-channel junction)에서 표면 종단 및 더 두꺼운 금속 와이어를 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스를 도시한다.
도 7은 개시 내용의 몇몇 실시예들에 따른, TFET들을 사용하는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)이다.
도 1a는 MOSFET들과 TFET들에 대한 Id 대 Vg 곡선들을 보여주는 플롯(100)을 도시한다. 여기서, 플롯(100)은 게이트 전압 값들의 x축 및 (채널 폭에 대해 정규화된)드레인 전류 값들의 y축을 포함한다. 곡선(102)은 MOSFET의 전압-전류 특성을 나타내고, 곡선(104)은 TFET의 전압-전류 특성을 나타낸다.
임계 전압이 감소함에 따라, 오프 전류(OFF-current)에 대한 온 전류(ON-current)의 비(Ion/Ioff) 또한 감소하기 때문에, 종래의 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)에서는 더 낮은 임계 전압을 얻기 어렵다. 본 명세서에서 언급된 바와 같이, Ion은 인가된 게이트 전압이 임계 전압보다 높고 공급 전압과 동일한 만큼 높아질 수 있을 때, 트랜지스터를 통과하는 전류를 지칭하고, Ioff는 인가된 게이트 전압이 임계 전압보다 낮고 0볼트와 같을 때, 트랜지스터를 통과하는 전류를 지칭한다.
MOSFET의 부임계 기울기(sub-threshold slope; SS) 또는 부임계 스윙(즉, Ioff부터 Ion으로의 전류의 증가율이며, SS=[1e3/[dlog10(I)/dVg]]-1로서 정의됨)은 실온에서 60mV/dec의 이론적 한계를 가지고 있고, 이는 높은 Ion/Ioff 비를 유지하면서 공급 전압이 크게 감소될 수 없다는 것을 의미한다. SS는 1 디케이드(decade) 단위로 전류를 변화시키는 데 걸리는 mV의 수이다. 임의의 타겟 Ioff 값은 트랜지스터의 대기 전력 요구에 의해 결정되며; 예를 들어, 이론적인 부임계 스윙이 0인 트랜지스터는 낮은 대기 전력을 제공하는 매우 낮은 인가 전압에서 동작할 수 있을 것이다. Ioff 값들은 저전력 대기 애플리케이션들(예를 들어, 모바일 컴퓨팅 디바이스들)에 대한 중요한 파라미터들이다.
뿐만 아니라, 낮은 활성 전력 애플리케이션들의 경우, 공급 전압에 대한 활성 전력의 강한 의존성으로 인해 더 낮은 공급 전압들에서 동작하는 것이 매우 유리하지만, 60mV/dec의 MOSFET 부임계 기울기 한계로 인해, 이 트랜지스터들이 낮은 공급 전압들에서 동작할 때, Ion이 상당히 낮은데, 이는 임계 전압에 근접해서 동작하기 때문일 것이다. 여기서, 곡선(102)은 상대적으로 낮은 전류 증가율 갖는 것으로 보여지고, 여기서 Ion으로 스위칭되기(switch) 위해 약 0.5V가 필요하다. TFET들은 MOSFET들에 비해 더 급격한(sharper) 턴 온 거동(즉, 더 가파른 기울기), 및 향상된 Ion/Ioff 비를 달성할 수 있다.
도 1b는 TFET의 밴드 다이어그램을 도시한다. 여기서, x축은 TFET의 소스 영역부터 TFET의 드레인 영역까지의 거리 'x'이고, y축은 전자볼트(eV) 단위의 전도 및 밸런스 밴드들의 에너지 E이다. 곡선(121)은 전도 밴드이고 곡선(122)은 밸런스 밴드이다.
OFF 상태에서, n-TFET의 소스와 채널 사이에 넓은 포텐셜 장벽이 있으며, 결과적으로, 터널링이 일어나지 않는다. 여기서, OFF 상태는 TFET의 게이트가 낮은 전력 공급(예를 들어, 접지)에 연결될 때 발생한다. 게이트 전압이 증가되어 임계 전압을 초과하면, n-TFET의 소스와 채널 사이의 포텐셜 장벽은 상당한 터널링 전류를 허용하기에 충분히 좁아진다(즉, ON 상태로의 스위칭).
몇몇 실시예들에서, 바디(body) 치수들이 감소되어 1nm 범위 내에 들어올 때, 매우 작은 치수들에서 밴드갭들을 형성하는 낮은 밴드갭(또는 밴드갭이 없는) 재료들의 사용이 매력적인 대안이 된다. 몇몇 실시예들이 금속들을 사용하는 고성능 TFET 디바이스를 달성하기 위한 물리적 메커니즘(mechanism)을 설명한다. 바디 치수들이 약 1nm까지 축소되면서, 반금속, 규화물 및 합금은 밴드갭들을 형성하고 반도체처럼 거동한다.
몇몇 실시예들에 따르면, 밴드갭 에너지는 이 나노와이어 재료들의 두께의 선택으로 조절될 수 있다. 매우 얇은 바디 치수들에서, 밴드 구조와 전기적 특성들은 인터페이스 본드 종단들(interface bond terminations)에 크게 의존한다. 몇몇 실시예들에서, 디바이스를 따라 표면 종단들 및 바디 두께를 변경함으로써, 원하는 밴드 특성을 나타내는 이종 접합(hetero-junction) TFET 디바이스가 형성된다.
다양한 실시예들의 여러 장점들이 있다. 예를 들어, 반금속은 고도로 스케일링된 트랜지스터 세대들에 유용한(또는 요구되는) 치수들에서(갇힘(confinement)으로 인해) 적절한 양의 밴드갭을 달성하는 데 본질적으로 적합하다. 반대로, 반도체들은 높은 유효 질량 및 낮은 상태 밀도와 결부된 너무 높은 밴드갭을 가질 수 있다. 몇몇 실시예들의 또 다른 장점은 원하는 밴드 구조를 생성하기 위해, 단 하나의 유형의 채널 재료를 이용하여 디바이스를 따른 종단 케미스트리(chemistry) 및 (디바이스를 따른) 바디 치수가 사용될 수 있다는 것이다. 반대로, 반도체 TFET은 이 특성을 달성하기 위해 고품질 이종 접합(예를 들어, 상이한 두 재료) 성장을 요구할 수 있다.
이하의 설명에서, 본 개시 내용의 실시예들의 더욱 완전한 설명을 제공하기 위하여 다수의 세부 사항들이 논의된다. 그러나, 본 기술분야의 통상의 기술자에게는 본 개시 내용의 실시예들이 이 특정 세부 사항들 없이 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 본 개시 내용의 실시예들을 불명확하게 하는 것을 방지하기 위해서, 공지된 구조들 및 디바이스들은 상세하게 보여지지 않고, 블록 다이어그램 형식으로 보여진다.
실시예들의 해당 도면들에서, 신호들은 라인들로 나타내어진다는 것에 주목한다. 몇몇 라인들은 더 많은 구성 신호 경로들을 나타내기 위해 더 두꺼울 수 있고, 및/또는 주요 정보 흐름 방향을 나타내기 위해서 하나 이상의 단부들에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하려고 의도된 것이 아니다. 오히려, 라인들은 회로 또는 논리적 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적 실시예들과 관련하여 사용된다. 임의의 나타내어진 신호는, 설계 요구들 또는 선호도들에 의해 지시되는 바와 같이, 어느 방향으로든 이동할 수 있고 신호 체계의 임의의 적절한 유형으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전체를 통해, 그리고 청구항들에서, 용어 "접속된"은 임의의 중간 디바이스들 없이 접속되는 물체들 간의 직접적인 전기적 접속을 의미한다. 용어 "결합된"은 접속되는 물체들 간의 직접적인 전기적 접속, 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접적인 접속을 의미한다. 용어 "회로"는 원하는 기능을 제공하기 위해 서로 협력하도록 되어있는 하나 이상의 수동 또는/및 능동 구성 요소들을 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클럭(clock) 신호를 의미한다. 관사("a", "an", 및 "the")의 의미는 복수 참조를 포함한다. "~내에(in)"의 의미는 "~내에(in)" 및 "~상에(on)"를 포함한다.
용어 "스케일링"은 일반적으로 어느 한 프로세스 기술로부터 또 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하고, 후속하여 레이아웃 영역을 줄이고 기생 커패시턴스를 줄이며 성능을 향상하는 것을 지칭한다. 또한, 용어 "스케일링"은 일반적으로 동일한 기술 노드 내에서 레이아웃 및 디바이스들을 크기 축소하는(downsizing) 것을 지칭한다. 용어 "스케일링"은 또 다른 파라미터, 예를 들어 전력 공급 레벨과 관련하여 신호 주파수를 조절하는 것(예를 들어, 늦추는 것 또는 빠르게 하는 것 - 즉, 각각 스케일링 다운(scaling down) 또는 스케일링 업(scaling up))을 지칭할 수도 있다. 용어들, "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)", 및 "약(about)"은 일반적으로 타겟 값의 +/- 20% 내에 있는 것을 지칭한다.
달리 특정되지 않는 한, 공통의 대상을 설명하기 위한 서수 "제1", "제2", 및 "제3" 등의 이용은 단지 유사한 대상들의 상이한 예시들이 지칭되고 있음을 나타낼 뿐이고, 그렇게 설명된 대상들이 시간적으로, 공간적으로, 순위에 있어서, 또는 임의의 다른 방식으로, 주어진 시퀀스로 되어 있어야 함을 암시하는 것으로 의도되지 않는다.
도 2a는 얇은 반금속, 합금, 또는 규화물 와이어(예를 들어, 약 1nm 지름의 Sn 나노와이어)에 대한 다양한 종류의 종단 재료들의 에너지 레벨들을 보여주는 플롯(200)을 도시한다. 여기서 y축은 eV 단위의 에너지이고 x축은 4개의 상이한 종단 케미스트리들(예를 들어, CH3, H, OH, 및 F)을 갖는 금속의 두께이다. y축의 '0' 레벨은 자유 전자 에너지 레벨이다. 각각의 종단 재료에 대한 '0' 에너지 레벨로부터의 화살표는 전자가 자유롭게 되는 데 필요한 에너지(즉, 일함수 또는 전자친화도)를 나타낸다. 예를 들어, 전자는 금속 두께에 따라, CH3로 종단되는 Sn 와이어로부터 스스로 자유롭게 되기 위해서 2eV 내지 약 4eV의 에너지를 필요로 하며; H로 종단되는 Sn 와이어로부터 스스로 자유롭게 되기 위해서 2.5eV 내지 약 4.5eV의 에너지를 필요로 한다.
도 2b는 몇몇 실시예들에 따라, 4개의 상이한 종단 케미스트리들(예를 들어, CH3, H, OH, 및 F)의 밴드갭 에너지를 와이어 크기(즉, 두께)의 함수로서 보여주는 플롯(220)을 도시한다. 여기서, x축은 nm 단위의 와이어 크기(즉, 두께)이고, y축은 eV 단위의 밴드갭 에너지이다. 와이어 두께가 증가함에 따라, 밴드갭 에너지가 감소한다.
도 2c 내지 도 2f는 몇몇 실시예들에 따라, 다양한 종단 재료들의 전도 및 밸런스 에너지들을 와이어 크기의 함수로서 보여주는 플롯들(230, 240, 250, 및 260)을 도시한다. 여기서, x축은 nm 단위의 와이어 크기(즉, 두께)이고, y축은 eV 단위의 밴드갭 에너지이다. 각 플롯은, 종단 재료들(즉, CH3, F, H, 및 OH) 중 하나가 사용될 때의 Sn 재료를 위한 두 개의 파형을 포함하는데, 하나는 전도 에너지 밴드(Ec)를 나타내고, 다른 하나는 밸런스 에너지 밴드(Ev)를 나타낸다.
이 예들에서, 0.94nm 두께에서, CH3가 Sn에 대한 종단 재료로서 사용될 때, Sn의 밴드갭은 1.308eV이고; H가 Sn에 대한 종단 재료로서 사용될 때, Sn의 밴드갭은 1.806eV이고; OH가 Sn에 대한 종단 재료로서 사용될 때, Sn의 밴드갭은 0.617eV이고; F가 Sn에 대한 종단 재료로서 사용될 때, Sn의 밴드갭은 0.472eV이다.
도 3a는 개시 내용의 몇몇 실시예들에 따라, 수평 프로세스에서 상이한 표면 종단들을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스(300)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지 않는다는 점이 지적된다.
몇몇 실시예들에서, TFET 디바이스(300)는 영역(301)으로 나타내어진 반금속(예를 들어, Sn, As, Bi, Sb, 흑연 등), 합금(예를 들어, TiN, TaN, TiAlC 등), 또는 규화물(예를 들어, NiSi, TiSi, CoSi 등)을 사용하여 형성되는 나노와이어를 포함한다. 이하의 실시예들은 Sn으로부터 형성되는 반금속인 영역(301)을 참조하여 설명된다. 그러나, 동일한 설명이 다른 재료들에도 적용된다.
몇몇 실시예들에서, 영역(301)은, 한 영역(여기서는 왼쪽)이 소스 영역을 형성하기 위해 P+로 도핑되고(doped), 다른 영역(여기서는 오른쪽)이 드레인 영역을 형성하기 위해 N+로 도핑되도록 도핑된다. 도핑되지 않은 301의 영역(여기서는 주로 소스와 드레인 영역 사이의 중간에 있음)은 채널을 형성한다. 게이트 단자(들)는 도핑되지 않은 영역 위에 형성된다. 몇몇 경우들에서, 나노와이어 영역(301)을 형성하기 위해 이용되는 반금속, 합금, 또는 규화물은 P+ 및 N+로 쉽게 도핑되지 않을 수 있다. 몇몇 실시예들에서, Sn 나노와이어를 대신하여 P/N 재료를 가능하게 하기 위해, 반도체 재료들이 소스 및 드레인 영역들을 위해 사용될 수 있다. 몇몇 실시예들에서, Sn 나노와이어는 도핑되지 않은 영역(301)을 위해 사용된다.
몇몇 실시예들에서, 두 개의 상이한 종단 재료들이 영역(301) 위에 사용된다. 제1 종단 재료는 302이고, 제2 종단 재료는 303이다. 몇몇 실시예들에서, 제1 종단 재료(302)는 도시된 바와 같이, 소스 영역과 게이트 영역 사이의 짧은 세그먼트를 제외하고 실질적으로 전체 영역(301)을 덮는다. 몇몇 실시예들에서 짧은 세그먼트는 제2 종단 재료(303)를 사용하여 종단된다. 몇몇 실시예들에서, 제2 종단 재료(303)는 게이트 영역 및 소스 영역과 중첩된다. 몇몇 실시예들에서, 재료의 밴드갭 및 일함수(즉, 전자친화도) 둘 다가 상이한 표면 종단들을 사용함으로써 변형될 수 있다. 몇몇 실시예들에서, 제1 및 제2 종단 재료들(302 및 303)은 제1 및 제2 종단 재료들이 상이한 유형들이도록 CH3, H, OH, 및 F이다.
이 예시적인 실시예에서, 제1 종단 재료(302)는 H이고, 제2 종단 재료(303)는 OH이다. 이 종단 재료들을 사용하면, 몇몇 실시예들에서, (Sn 나노와이어 아래의) 영역(301)에서의 Sn의 밴드갭은, 3.575eV 전자친화도에서는 1.806eV이고; (Sn 나노와이어 아래의) 영역(301)에서의 Sn의 밴드갭은, 5.422eV 전자친화도에서는 0.617eV로 줄어든다.
몇몇 실시예들에 따라, 이 특성 변화는, 브로큰(broken) 또는 스태거된(staggered) 갭 TFET(즉, 이종 접합 TFET)를 만드는 데 사용된다. 몇몇 실시예들에서, 영역(303)에서 상이한 종단 케미스트리를 사용하면, 이러한 얇은 바디 치수들에서도 이상적인 TFET를 위해 요구되는 밴드 구조가 달성될 수 있다.
동종 접합(homo-junction) 반도체 TFET들은 소스 영역에 연결되는 포켓(pocket) 영역이 없고, 디바이스를 따라 모두 동일한 재료(예를 들어, 디바이스를 따라 모두 GeSn 재료)를 갖는 TFET들을 지칭한다. 그러나, 동종 접합 반도체 TFET들에 대한 드라이브 전류 ID 출력은 n형 이종 접합 반도체 TFET의 드라이브 전류 ID 출력보다 낮다. 이종 접합 반도체 TFET들은 소스 영역에 연결되는 포켓을 갖는 TFET들이다. 이종 접합은 소스에서의 반도체 재료의 변화에 의해 생성될 수도 있다. 몇몇 실시예들에서, 고성능 스케일된 이종 접합 TFET는, 상이한 두께의 나노와이어 및 한 유형의 종단 레이어(one-type termination layer)를 사용하거나(예를 들어, 도 6), 도 3에 도시된 바와 같이, 균일한 나노와이어 및 적어도 두 개의 종단 레이어를 사용하여 형성된다. 실시예들이 n형 TFET를 참조하여 설명되지만, 몇몇 실시예들에 따라, p형 TFET가 유사한 방식이지만 상이한 재료 조합들을 사용하여 구성될 수 있다.
도 3b는 개시 내용의 몇몇 실시예들에 따라, 도 3a의 TFET(300)의 밴드 다이어그램(320)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3b의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지 않는다는 점이 지적된다.
여기에서, x축은 TFET(300)의 소스 영역에서부터 TFET(300)의 드레인 영역까지의 거리 'x'이고, y축은 eV 단위의 전도 및 밸런스 밴드들의 에너지이다. 여기서, 에너지 스케일 상의 수들은 진공 레벨로부터의 거리를 나타낸다. 곡선(321)은 전도 밴드이고, 곡선(322)은 밸런스 밴드이다. Sn 나노와이어와 함께 사용되는 종단 재료들은 브로큰 갭 TFET의 거동으로(즉, 이종 접합 TFET처럼) 동작하는 TFET를 보여준다.
도 4a 내지 도 4d는 개시 내용의 몇몇 실시예들에 따라, 수평 프로세스에서 상이한 표면 종단들을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스(예를 들어, 디바이스(300))를 제조하는 프로세스(400, 420, 430, 및 440)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4a 내지 도 4d의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지 않는다는 점이 지적된다.
도 4a는 1nm 지름의 Sn 나노와이어를 도시한다. 몇몇 실시예들에서, Sn 나노와이어(301)의 섹션은 표준 리소그래피(lithography) 프로세스를 사용하여 소스 영역을 형성하도록 P+ 도핑된다. 몇몇 실시예들에서, Sn 나노와이어(301)의 섹션은 표준 리소그래피 프로세스를 사용하여 드레인 영역을 형성하도록 N+ 도핑된다. 몇몇 실시예들에서, Sn 나노와이어(301)는 채널을 형성하기 위해 소스 영역과 드레인 영역 사이에서 도핑되지 않은 채로 유지된다. 몇몇 실시예들에서, Sn 나노와이어를 대신하여 P/N 재료를 가능하게 하기 위해 소스 및 드레인 영역들을 위해 반도체 재료들이 사용될 수 있다.
도 4b는 Sn 나노와이어가 모든 인터페이스들에 대해 먼저, 오직 OH(303)(즉, 제2 종단 재료)만으로 종단되는 것을 도시한다. 도 4c는 다음으로 스페이서(431)가 소스 영역과 도핑되지 않은 영역 사이에 위치되고, OH 종단 재료가 스페이서 아래의 인터페이스를 제외한 모든 인터페이스들에서 에칭되는, Sn 나노와이어를 도시한다. 몇몇 실시예들에서, 에칭된 표면을 종단하기 위해 오직 H만의 재료(H only material)(302)가 사용된다. 스페이서(431)가 제거된 후, 이전에 스페이서(431) 아래에 있던 영역을 제외한 Sn 나노와이어의 모든 인터페이스들이 오직 H만의 재료(302)로 종단된다. 도 4d는 도핑되지 않은 영역 위에 형성되는 게이트 단자를 갖는 Sn 나노와이어를 도시한다.
몇몇 실시예들에서, 도 4b 내지 도 4d를 참조하여 설명되는 프로세스들은, 초기에 Sn 나노와이어 전체가 제1 종단 재료(예를 들어, 오직 H만의 재료)를 사용하여 종단되도록 변형된다. 그 후, 게이트 단자는 Sn 나노와이어의 도핑되지 않은 영역 위에 형성된다. 그런 다음, 제2 종단이 완성되거나 형성된다. 그 다음, 게이트에 자기 정렬된(self-aligned) 스페이서(431)가 추가되고, 초기 종단이 다시 처리된다. 이것은 도 4d에 도시된 것과 동일한 종단들을 제공할 것이다.
도 5는 개시 내용의 몇몇 실시예들에 따라, 수직 프로세스에서 상이한 표면 종단들을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스(500)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지 않는다는 점이 지적된다. 도 5의 실시예들을 모호하게 하지 않기 위해서, 도 3과 도 5의 차이점들이 설명된다.
여기서, 몇몇 실시예들에서, 상이한 표면 종단들을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스는, 도 4a 내지 도 4d를 참조하여 도 3에 대해 설명된 수평 프로세스 대신에 수직 프로세스를 사용하여 제조된다. 그 외에는, TFET(500)의 동작 및 성능은 TFET(300)의 동작 및 성능과 실질적으로 동일하다.
도 6은 개시 내용의 몇몇 실시예들에 따라, 소스-채널 접합에서의 더 두꺼운 금속 와이어 및 표면 종단을 갖는 금속 나노와이어를 사용하여 형성되는 TFET 디바이스(600)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지 않는다는 점이 지적된다.
몇몇 실시예들에서, TFET 디바이스에 대해 요구되는 밴드 구조는 디바이스를 따라 디바이스 치수들을 변경함으로써 달성될 수 있다. 몇몇 실시예들에서, Sn 나노와이어(301)는 채널 영역(예를 들어, 301)보다 소스-채널 접합(예를 들어, 영역(601)) 근처에서 더 두껍게 만들어진다. 나노와이어 두께에서의 이러한 변경은, 이종 접합 TFET처럼 거동하는 브로큰 갭 유사 TFET 디바이스(broken gap like TFET device)를 형성한다. 몇몇 실시예들에서, Sn 나노와이어의 두께 및 종단 재료(302)의 유형은 원하는 TFET 밴드 구조를 달성하도록 조합된다. 몇몇 실시예들에서, Sn 나노와이어의 더 두꺼운 부분은 소스 및 게이트 영역 근처에 Sn을 성장시킴(growing)으로써 형성된다. 여기서, 나노와이어의 더 두꺼운 부분(601)은 나노와이어의 다른 부분(301)과 직교한다.
몇몇 실시예들에서, 디바이스(600)는 도 4를 참조하여 설명된 프로세스와 유사하게 처리될 수 있다. 몇몇 실시예들에서, 도 4b의 프로세스 후에, 두꺼운 Sn이 소스 영역 위에 성장되거나 퇴적(deposited)된다. 그런 다음, 도 4c를 참조하여 설명된 것과 유사하게 스페이서가 추가되고, 그 다음, 소스 단부에 근접한 얇은 나노와이어를 달성하기 위해 소스 영역이 없는 영역이 에칭된다.
도 7은 개시 내용의 몇몇 실시예들에 따른, TFET 디바이스들을 사용하는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7의 요소들은 설명된 방식과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이에 제한되지 않는다는 점이 지적된다.
도 7은 평탄 표면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 실시예의 블록 다이어그램을 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트 폰, 무선 가능 e-리더기, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 구성 요소들이 일반적으로 도시되어 있으며, 이러한 디바이스의 모든 구성 요소들이 컴퓨팅 디바이스(1600)에 도시되어 있지는 않다는 점이 이해될 것이다.
몇몇 실시예들에서, 컴퓨팅 디바이스(1600)는 논의되는 실시예들에 따른, TFET 디바이스들을 가진 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 또한 실시예들의 TFET 디바이스들을 포함할 수 있다. 본 개시 내용의 다양한 실시예들은 또한, 1670 내의 네트워크 인터페이스, 예컨대 무선 인터페이스를 포함할 수 있고, 그에 의해 시스템 실시예는 무선 디바이스, 예를 들어 휴대폰 또는 개인용 정보 단말기(personal digital assistant)에 통합될 수 있다.
몇몇 실시예들에서, 프로세서(1610)(및/또는 프로세서(1690))는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 로직 디바이스들(programmable logic devices), 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자나 다른 디바이스들과의 I/O(입력/출력)에 관련되는 동작들, 전력 관리에 관련되는 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속하는 것과 관련되는 동작들을 포함한다. 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련되는 동작들을 포함할 수 있다.
몇몇 실시예들에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 구성 요소들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 마이크로폰 입력뿐만 아니라, 스피커 및/또는 헤드폰 출력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600)에 통합되거나, 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는, 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하도록 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 구성 요소들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는 데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이와 관련되는 적어도 일부 처리를 수행하기 위해 프로세서(1610)와는 별개의 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에 대해 출력 및 입력 둘 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 컨트롤러(1640)는 사용자와의 상호작용과 관련되는 하드웨어 디바이스들 및 소프트웨어 구성 요소들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작 가능하다. 추가적으로, I/O 컨트롤러(1640)는, 사용자가 시스템과 상호작용할 수 있게 하는 컴퓨팅 디바이스(1600)에 접속되는 부가적인 디바이스들에 대한 접속 포인트를 나타낸다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스들은, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들과 같은 특정 애플리케이션들에서 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
앞서 언급한 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들을 위한 입력 또는 명령들을 제공할 수 있다. 추가적으로, 디스플레이 출력 대신에, 또는 디스플레이 출력에 부가하여, 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 또한, I/O 컨트롤러(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 행동한다. I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하기 위해 부가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 컨트롤러(1640)는, 가속도계들(accelerometers), 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 시스템에, 그것의 동작들(예를 들어, 노이즈의 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라용 플래시 적용, 또는 다른 특징들)에 영향을 주기 위해 환경적 입력을 제공하는 것뿐만 아니라, 직접 사용자 상호작용의 일부일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련되는 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 불확정함) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 관련되는 시스템 데이터(장기적이거나 일시적임)뿐만 아니라, 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들, 또는 다른 데이터를 저장할 수 있다.
실시예들의 요소들은 컴퓨터 실행 가능 명령어들(예를 들어, 본 명세서에서 논의된 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 기계 판독 가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 기계 판독 가능 매체(예를 들어, 메모리(1660))는 플래시 메모리, 광학 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상변화 메모리(PCM), 또는 전자적이거나 컴퓨터 실행 가능한 명령어들을 저장하기에 적합한 다른 유형의 기계 판독 가능 매체들을 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 개시 내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통한 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에 전달될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속성(connectivity)(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 구성 요소들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 장치들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(1670)은 다수의 상이한 유형의 접속성을 포함할 수 있다. 일반화를 위해, 컴퓨팅 디바이스(1600)에는 셀룰러(cellular) 접속성(1672) 및 무선 접속성(1674)이 도시되어 있다. 셀룰러 접속성(1672)은 GSM(모바일 통신들을 위한 글로벌 시스템) 또는 변형물들 또는 파생물들, CDMA(코드 분할 다중 액세스) 또는 변형물들 또는 파생물들, TDM(시간 분할 다중화) 또는 변형물들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스, 근접계(Near Field) 등과 같은) 개인 영역 네트워크들, (와이파이와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
주변 접속들(1680)은 주변 접속들을 이루기 위한 소프트웨어 구성 요소들(예를 들어, 드라이버들, 프로토콜 스택들)뿐만 아니라, 하드웨어 인터페이스들 및 커넥터들을 포함한다. 컴퓨팅 디바이스(1600)는 컴퓨팅 디바이스에 접속되는 주변 디바이스들("~로부터"(1684))을 가질뿐만 아니라, 다른 컴퓨팅 디바이스들에 대한 주변 디바이스("~에"(1682))가 될 수 있음이 이해될 것이다. 컴퓨팅 디바이스(1600)는 보통, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적들을 위해, 다른 컴퓨팅 디바이스들에 접속하도록 "도킹(docking)" 커넥터를 가진다. 추가적으로, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가 예를 들어, 시청각 또는 다른 시스템들에 대한 콘텐츠 출력을 제어하는 것을 가능하게 하는 특정 주변 장치들에 컴퓨팅 디바이스(1600)가 접속하도록 허용할 수 있다.
전용 도킹 커넥터(proprietary docking connector) 또는 다른 전용 접속 하드웨어(proprietary connection hardware)에 부가하여, 컴퓨팅 디바이스(1600)는 공통 또는 표준 기반 커넥터들을 통해 주변 접속들(1680)을 구축할 수 있다. 공통 유형들은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire), 또는 다른 유형들을 포함할 수 있다.
명세서에서 "실시예(an embodiment)", "일 실시예(one embodiment)", "몇몇 실시예들(some embodiments)", 또는 "다른 실시예들(other embodiments)"에 대한 언급은, 실시예들과 관련하여 설명된 특정한 특징, 구조, 또는 특성이 적어도 몇몇 실시예들에 포함되어 있지만, 반드시 모든 실시예들에 포함되는 것은 아니라는 것을 의미한다. "실시예", "일 실시예", 또는 "몇몇 실시예들"의 다양한 출현은 반드시 모두 동일한 실시예들을 지칭하는 것은 아니다. 명세서에서 구성 요소, 특징, 구조, 또는 특성이 포함될 수 있다("may", "might", 또는 "could")고 기술되는 경우, 해당 구성 요소, 특징, 구조, 또는 특성이 반드시 포함될 필요는 없다. 명세서 또는 청구항이 "하나의(a 또는 an)" 요소를 지칭하는 경우, 요소들 중 단지 하나만이 존재하는 것을 의미하는 것은 아니다. 명세서 또는 청구항들이 "부가적인(additional)" 요소를 지칭하는 경우, 하나보다 많은 부가적인 요소가 존재함을 배제하지 않는다.
뿐만 아니라, 특정한 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 두 개의 실시예들과 관련된 특정한 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어느 곳에서든 제2 실시예와 결합될 수 있다.
본 개시 내용이 특정 실시예들과 관련해서 설명되었지만, 이러한 실시예들의 다수의 대안들, 수정들, 및 변형들은 상술한 설명의 견지에서 본 기술 분야의 통상의 기술자에게 명백할 것이다. 예를 들어, 다른 메모리 아키텍쳐들(architectures), 예를 들어, DRAM(Dynamic RAM)은 논의된 실시예들을 사용할 수 있다. 본 개시 내용의 실시예들은 이러한 대안들, 수정들, 및 변형들 모두를 첨부된 청구항들의 폭넓은 범위 내에 포함하도록 의도된 것이다.
추가적으로, 집적 회로(IC) 칩들 및 다른 구성 요소들에의 공지된 전력/그라운드 접속들은 설명 및 논의를 간단히 하고 본 개시 내용을 불명료하게 하지 않기 위해서, 제시된 도면들 내에 도시될 수도 있고 도시되지 않을 수도 있다. 더욱이, 배열들은 블록 다이어그램 형태로 도시될 수 있는데, 이것은 본 개시 내용을 모호하게 하는 것을 피하기 위한 것이며, 또한 이러한 블록 다이어그램 배열들의 구현에 대한 세부사항이 본 개시 내용이 구현될 플랫폼에 크게 의존한다는 점을 고려한 것이다(즉, 이러한 세부사항이 본 기술 분야의 통상의 기술자의 이해 범위 내에 있음). 세부적인 상세(예를 들어, 회로)가 본 개시 내용의 예시적인 실시예들을 설명하기 위해서 제시되는 경우, 본 분야의 통상의 기술자에게 본 개시가 그러한 세부적인 상세 없이도, 또는 그러한 세부적인 상세를 변경하여 실시될 수 있음이 명백할 것이다. 그러므로, 설명은 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다.
후속하는 예들은 추가 실시예들에 관련된다. 예들에서의 세부사항은 하나 이상의 실시예들 어디에서든 사용될 수 있다. 본 명세서에서 설명된 장치의 모든 선택적인 특징들은 또한 방법 또는 프로세스에 대하여 구현될 수 있다.
예를 들어, TFET가 제공되는데, 이는 소스 영역 및 드레인 영역을 형성하기 위한 도핑된 영역들, 및 게이트 영역에 연결하기 위한 도핑되지 않은 영역을 갖는 나노와이어; 나노와이어 위에 형성되는 제1 종단 재료; 및 게이트 영역 및 소스 영역에 중첩되는 나노와이어의 섹션 위에 형성되는 제2 종단 재료를 포함한다. 몇몇 실시예들에서, 나노와이어는 반금속; 합금; 또는 규화물 중 하나이다. 몇몇 실시예들에서, 반금속은 Sn, As, Bi, Sb, 또는 흑연 중 하나이다. 몇몇 실시예들에서, 합금은 TiN, TaN, 또는 TiAlC 중 하나이다. 몇몇 실시예들에서, 규화물은 NiSi, TiSi, 또는 CoSi 중 하나이다. 몇몇 실시예들에서, 제1 종단 재료 및 제2 종단 재료는 상이한 재료들이다. 몇몇 실시예들에서, 제1 종단 재료 및 제2 종단 재료는 CH3, H, OH, 또는 F 중 하나를 사용하여 형성된다.
또 다른 예에서, 시스템이 제공되는데, 이는 메모리; 메모리에 연결되고, 위에서 설명된 TFET에 따른 TFET를 갖는 프로세서; 및 프로세서가 다른 디바이스에 연결되도록 허용하기 위한 무선 인터페이스를 포함한다. 몇몇 실시예들에서, 시스템은 디스플레이 유닛이 프로세서에 의해 처리된 콘텐츠를 디스플레이하도록 허용하기 위한 디스플레이 인터페이스를 포함한다.
또 다른 예에서, TFET가 제공되는데, 이는 소스 영역 및 드레인 영역을 형성하기 위한 도핑된 영역들, 및 게이트 영역에 연결하기 위한 도핑되지 않은 영역을 갖는 나노와이어의 제1 섹션; 제1 섹션에 직교하여 연장되는 나노와이어의 제2 섹션 - 제2 섹션은 게이트 영역 및 소스 영역에 인접하여 형성됨 -; 및 나노와이어의 제1 섹션 및 제2 섹션 위에 형성되는 종단 재료를 포함한다. 몇몇 실시예들에서, 나노와이어의 제1 섹션 및 제2 섹션은 반금속; 합금; 또는 규화물 중 하나를 사용하여 형성된다. 몇몇 실시예들에서, 반금속은 Sn, As, Bi, Sb, 또는 흑연 중 하나이다. 몇몇 실시예들에서, 합금은 TiN, TaN, 또는 TiAlC 중 하나이다. 몇몇 실시예들에서, 규화물은 NiSi, TiSi, 또는 CoSi 중 하나이다. 몇몇 실시예들에서, 종단 재료들은 CH3, H, OH, 또는 F 중 하나를 사용하여 형성된다.
또 다른 예에서, 시스템이 제공되는데, 이는 메모리; 메모리에 연결되고, 위에서 설명된 TFET에 따른 TFET를 갖는 프로세서; 및 프로세서가 다른 디바이스에 연결되도록 허용하기 위한 무선 인터페이스를 포함한다. 몇몇 실시예들에서, 시스템은 디스플레이 유닛이 프로세서에 의해 처리된 콘텐츠를 디스플레이하도록 허용하기 위한 디스플레이 인터페이스를 포함한다.
또 다른 예에서, TFET 디바이스를 형성하기 위한 방법이 제공되는데, 이는 나노와이어 내에 소스 영역 및 드레인 영역을 형성하기 위해 나노와이어를 도핑하는 단계; 나노와이어의 도핑되지 않은 영역 위에 게이트 영역을 형성하는 단계; 나노와이어 위에 제1 종단 재료의 제1 인터페이스 레이어(interface layer)를 퇴적하는 단계; 및 나노와이어 위에 제2 종단 재료의 제2 인터페이스 레이어를 퇴적하는 단계 - 제2 인터페이스 레이어는 게이트 영역 및 소스 영역과 중첩됨 - 를 포함한다. 몇몇 실시예들에서, 나노와이어는 반금속; 합금; 또는 규화물 중 하나이다. 몇몇 실시예들에서, 반금속은 Sn, As, Bi, Sb, 또는 흑연 중 하나이다. 몇몇 실시예들에서, 합금은 TiN, TaN, 또는 TiAlC 중 하나이다. 몇몇 실시예들에서, 규화물은 NiSi, TiSi, 또는 CoSi 중 하나이다. 몇몇 실시예들에서, 제1 종단 재료 및 제2 종단 재료는 상이한 재료들이다. 몇몇 실시예들에서, 제1 종단 재료 및 제2 종단 재료는 CH3, H, OH, 또는 F 중 하나를 사용하여 형성된다.
또 다른 예에서, TFET 디바이스를 형성하기 위한 장치가 제공되는데, 이는 나노와이어 내에 소스 영역 및 드레인 영역을 형성하기 위해 나노와이어를 도핑하기 위한 수단; 나노와이어의 도핑되지 않은 영역 위에 게이트 영역을 형성하기 위한 수단; 나노와이어 위에 제1 종단 재료의 제1 인터페이스 레이어를 퇴적하기 위한 수단; 및 나노와이어 위에 제2 종단 재료의 제2 인터페이스 레이어를 퇴적하기 위한 수단 - 제2 인터페이스 레이어는 게이트 영역 및 소스 영역과 중첩됨 - 을 포함한다. 몇몇 실시예들에서, 나노와이어는 반금속; 합금; 또는 규화물 중 하나이다.
몇몇 실시예들에서, 반금속은 Sn, As, Bi, Sb, 또는 흑연 중 하나이다. 몇몇 실시예들에서, 합금은 TiN, TaN, 또는 TiAlC 중 하나이다. 몇몇 실시예들에서, 규화물은 NiSi, TiSi, 또는 CoSi 중 하나이다. 몇몇 실시예들에서, 제1 종단 재료 및 제2 종단 재료는 상이한 재료들이다. 몇몇 실시예들에서, 제1 종단 재료 및 제2 종단 재료는 CH3, H, OH, 또는 F 중 하나를 사용하여 형성된다.
독자가 기술적 개시 내용의 속성 및 요점을 확인할 수 있게 허용할 요약서가 제공된다. 요약서는 청구항들의 범위나 의미를 제한하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 다음의 청구항들은 이로써 상세한 설명에 통합되고, 각 청구항은 별개의 실시예로서 독립해 있다.

Claims (24)

  1. TFET로서,
    소스(sorce) 영역 및 드레인(drain) 영역을 형성하기 위한 도핑된(doped) 영역들, 및 게이트(gate) 영역에 연결하기 위한 도핑되지 않은(un-doped) 영역을 갖는 나노와이어(nanowire);
    상기 나노와이어 위에 형성되는 제1 종단 재료(termination material); 및
    상기 게이트 영역 및 소스 영역에 중첩되는(overlapping) 상기 나노와이어의 섹션(section) 위에 형성되는 제2 종단 재료
    를 포함하고, 상기 제1 종단 재료 및 상기 제2 종단 재료는 CH3, H, OH, 또는 F 중 하나를 사용하여 형성되는, TFET.
  2. 제1항에 있어서,
    상기 나노와이어는
    반금속(semimetal);
    합금; 또는
    규화물(silicide) 중 하나인, TFET.
  3. 제2항에 있어서,
    상기 반금속은 Sn, As, Bi, Sb, 또는 흑연(graphite) 중 하나인, TFET.
  4. 제2항에 있어서,
    상기 합금은 TiN, TaN, 또는 TiAlC 중 하나인, TFET.
  5. 제2항에 있어서,
    상기 규화물은 NiSi, TiSi, 또는 CoSi 중 하나인, TFET.
  6. 제1항에 있어서,
    상기 제1 종단 재료 및 상기 제2 종단 재료는 상이한 재료들인, TFET.
  7. 삭제
  8. TFET로서,
    소스 영역 및 드레인 영역을 형성하기 위한 도핑된 영역들, 및 게이트 영역에 연결하기 위한 도핑되지 않은 영역을 갖는 나노와이어의 제1 섹션;
    상기 제1 섹션에 직교하여 연장되는 상기 나노와이어의 제2 섹션 - 상기 제2 섹션은 상기 게이트 영역 및 상기 소스 영역에 인접하여 형성됨 -; 및
    상기 나노와이어의 상기 제1 섹션 및 상기 제2 섹션 위에 형성되는 종단 재료
    를 포함하는 TFET.
  9. 제8항에 있어서,
    상기 나노와이어의 상기 제1 섹션 및 상기 제2 섹션은
    반금속;
    합금; 또는
    규화물 중 하나를 사용하여 형성되는, TFET.
  10. 제9항에 있어서,
    상기 반금속은 Sn, As, Bi, Sb, 또는 흑연 중 하나인, TFET.
  11. 제9항에 있어서,
    상기 합금은 TiN, TaN, 또는 TiAlC 중 하나인, TFET.
  12. 제9항에 있어서,
    상기 규화물은 NiSi, TiSi, 또는 CoSi 중 하나인, TFET.
  13. 제8항에 있어서,
    상기 종단 재료들은 CH3, H, OH, 또는 F 중 하나를 사용하여 형성되는, TFET.
  14. TFET 디바이스를 형성하기 위한 방법으로서,
    나노와이어를 도핑하여, 상기 나노와이어 내에 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 나노와이어의 도핑되지 않은 영역 위에 게이트 영역을 형성하는 단계;
    상기 나노와이어 위에 제1 종단 재료의 제1 인터페이스 레이어(interface layer)를 퇴적하는(depositing) 단계; 및
    상기 나노와이어 위에 제2 종단 재료의 제2 인터페이스 레이어를 퇴적하는 단계 - 상기 제2 인터페이스 레이어는 상기 게이트 영역 및 상기 소스 영역과 중첩됨 -
    를 포함하고, 상기 제1 종단 재료 및 상기 제2 종단 재료는 CH3, H, OH, 또는 F 중 하나를 사용하여 형성되는, 방법.
  15. 제14항에 있어서,
    상기 나노와이어는
    반금속;
    합금; 또는
    규화물 중 하나인, 방법.
  16. 제15항에 있어서,
    상기 반금속은 Sn, As, Bi, Sb, 또는 흑연 중 하나인, 방법.
  17. 제15항에 있어서,
    상기 합금은 TiN, TaN, 또는 TiAlC 중 하나인, 방법.
  18. 제15항에 있어서,
    상기 규화물은 NiSi, TiSi, 또는 CoSi 중 하나인, 방법.
  19. 제14항에 있어서,
    상기 제1 종단 재료 및 상기 제2 종단 재료는 상이한 재료들인, 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
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