JP2001291828A

JP2001291828A - 静電気保護用半導体装置

Info

Publication number: JP2001291828A
Application number: JP2000109201A
Authority: JP
Inventors: Kazuhiko Okawa; 和彦大川
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-04-11
Filing date: 2000-04-11
Publication date: 2001-10-19

Abstract

(57)【要約】【課題】より高速な動作が可能となる静電気保護用半
導体装置を提供する。【解決手段】本発明の静電気保護用半導体装置は、Ｐ
型不純物拡散層９０およびＮ型不純物拡散層２０を含む
Ｐ型ウエル１１と、Ｐ型ウエル１１に形成され、Ｐ型不
純物拡散層３０およびＮ型不純物拡散層４０を含むＮ型
ウエル１３とを含む。さらに、Ｐ型不純物拡散層３０、
Ｎ型ウエル１３、およびＰ型ウエル１１から第１バイポ
ーラトランジスタ２１０が構成され、Ｎ型不純物拡散層
２０、Ｐ型ウエル１１、およびＮ型ウエル１３から第２
バイポーラトランジスタ２２０が構成され、Ｎ型不純物
拡散層５０とＰ型不純物拡散層６０とからツェナーダイ
オード２３０が構成される。さらに、Ｐ型不純物拡散層
７０がＮ型不純物拡散層５０の上面に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静電気保護用半導
体装置に関し、特に、静電破壊耐性に優れた静電気保護
用半導体装置に関する。

【０００２】

【背景技術】半導体装置、例えば相補型ＭＯＳ（ＣＭＯ
Ｓ）半導体装置においては、信号入力端子、信号出力端
子、あるいは信号入出力端子に静電気等のサージが印加
されて、内部回路が静電破壊されることがある。かかる
静電破壊を防止するために、前述した端子には一般に保
護回路が接続されている。このような保護回路の一例が
特開平９−２９３８８１号公報に開示されている。この
公報にて開示された保護回路の構成を図９に示す。

【０００３】図９を参照すると、保護回路９００および
内部回路８００は、ともに入出力パッド８０１に並列に
接続している。保護回路９００は、Ｐ型領域９４３、Ｎ
型ウエル領域９２１、およびＰ型ウエル領域９１１から
構成されるＰＮＰ型バイポーラトランジスタと、Ｎ型ウ
エル領域９２１、Ｐ型ウエル領域９１１、およびＮ型領
域９４５から構成されるＮＰＮ型バイポーラトランジス
タと、Ｎ型不純物をドープされた領域９３９およびＰ型
不純物をドープされた領域９４２から構成されるツェナ
ーダイオードとを有する。

【０００４】この保護回路９００において、入出力パッ
ド８０１に正極性の高電圧のパルスが印加された場合、
まず、入出力パッド８０１からＮ型領域９４４およびＮ
型ウエル領域９２１を経由して領域９３９へと電流が流
れることにより、領域９３９と領域９４２とのＰＮ接合
により構成されるツェナーダイオードがブレークダウン
するとともに、前記ＰＮＰ型トランジスタおよびＮＰＮ
型トランジスタから構成されるサイリスタのラッチアッ
プが起動する。かかるラッチアップが起動することによ
り、入出力パッド８０１から保護回路９００を経て、Ｖ
ｓｓ端子へと放電が行なわれる。保護回路９００では、
以上に示した経路にて放電させることにより内部回路８
００を保護している。

【０００５】保護回路９００の動作についてさらに詳述
すると、保護回路９００において、入出力パッド８０１
に正極性の高電圧のパルスが印加された場合、領域９３
９と領域９４２とのＰＮ接合により構成されるツェナー
ダイオードがブレークダウンした後、ＮＰＮ型トランジ
スタが起動する。かかるＮＰＮ型トランジスタの動作開
始時においては、入出力パッド８０１からＮ型領域９４
４、Ｎ型ウエル領域９２１、領域９３９、および領域９
４２を経てＰ型ウエル領域９１１へと電流が流れる。さ
らに、Ｐ型ウエル領域９１１からＮ型領域９４５へと電
流が流れることにより、ＮＰＮ型トランジスタが起動す
る。したがって、ＮＰＮ型トランジスタの動作開始時に
おいては、Ｐ型ウエル領域９１１とともに領域９４２が
ＮＰＮ型トランジスタのベース領域となる。一方、ＰＮ
Ｐ型トランジスタの動作開始時においては、Ｎ型ウエル
領域９２１とともに領域９３９がＰＮＰ型トランジスタ
のベース領域となる。すなわち、ＮＰＮ型トランジスタ
およびＰＮＰ型トランジスタの動作開始時において、こ
れらのトランジスタのベース領域には、Ｐ型不純物およ
びＮ型不純物をそれぞれドープされた領域９４２および
領域９３９が含まれる。

【０００６】一方、バイポーラトランジスタにおいて
は、一般に、ベース領域の濃度が小さいほど増幅率が上
がる。しかしながら、図９に示す保護回路９００におい
ては、前述したように、ＰＮＰ型トランジスタおよびＮ
ＰＮ型トランジスタの動作開始時において、ＰＮＰ型ト
ランジスタおよびＮＰＮ型トランジスタのどちらも、不
純物がドープされ、ウエル領域より高い不純物濃度を有
する層（領域９３９および領域９４２）がベース領域を
構成する。このため、各トランジスタの増幅率が低下
し、トランジスタの能力が十分に発揮されないというこ
とがあった。

【０００７】ところで、近年、半導体装置の微細化に伴
い、特にＭＯＳトランジスタにおいては、ソース／ドレ
インを構成する不純物拡散層の抵抗が上昇し、前記不純
物拡散層の抵抗上昇に起因した配線遅延が顕在化してき
ている。かかる配線遅延を解決するために、例えばトラ
ンジスタを構成する不純物拡散層（ソース／ドレイン領
域）上に金属シリサイドを形成する方法、いわゆるシリ
サイドプロセスが用いられている。かかるシリサイドプ
ロセスにより不純物拡散層上に金属シリサイド層を形成
することにより、不純物拡散層の低抵抗化を図ることが
できる。一方、保護回路は一般に、内部回路と同一工程
で形成されるため、内部回路を構成する素子がシリサイ
ドプロセスによって形成される場合、保護回路を構成す
る素子もシリサイドプロセスによって形成されることが
多い。

【０００８】

【発明が解決しようとする課題】本発明の目的は、より
安定した動作が得られる静電気保護用半導体装置を提供
することにある。

【０００９】

【課題を解決するための手段】本発明の静電気保護用半
導体装置は、第１導電型の第１不純物拡散層と、該第１
不純物拡散層と電気的に分離される第２導電型の第２不
純物拡散層とを含む第１導電型の第１領域と、第１導電
型の第３不純物拡散層と、該第３不純物拡散層と電気的
に分離される第２導電型の第４不純物拡散層とを含む第
２導電型の第２領域と、前記第３不純物拡散層をエミッ
タ領域とし、前記第２領域をベース領域とし、前記第１
領域をコレクタ領域とする第１バイポーラトランジスタ
と、前記第２不純物拡散層をエミッタ領域とし、前記第
１領域をベース領域とし、前記第２領域をコレクタ領域
とする第２バイポーラトランジスタと、前記第２領域と
連続する第２導電型の第５不純物拡散層と、前記第１領
域と連続し、かつ前記第５不純物拡散層に接合する第１
導電型の第６不純物拡散層とよって構成されるツェナー
ダイオードと、を含み、第１導電型の第７不純物拡散層
が、前記第５不純物拡散層の上面に形成されている。

【００１０】また、上記の静電気保護用半導体装置にお
いては、前記第１不純物拡散層および前記第２不純物拡
散層を基準電源電圧に接続し、前記第３不純物拡散層お
よび前記第４不純物拡散層を、所定の信号入力端子、信
号出力端子、または信号入出力端子に接続されることが
できる。

【００１１】前記のように接続された静電気保護用半導
体装置は、以下のように動作する。

【００１２】前記信号入力端子、信号出力端子、または
信号入出力端子に正極性の高電圧パルスが印加された場
合に、まず、前記端子から前記第４不純物拡散層および
前記第２領域を経由して前記第５不純物拡散層に流れる
電流により、前記ツェナーダイオードがブレークダウン
する。これにより、前記第２バイポーラトランジスタが
起動し、続いて前記第１バイポーラトランジスタも起動
することにより、前記第１および第２バイポーラトラン
ジスタから構成されるサイリスタのラッチアップが起動
する。ラッチアップが保持されている間、前記端子から
前記基準電源電圧へと放電が行なわれる。

【００１３】上記静電気保護用半導体装置の作用効果に
ついては、本発明の実施の形態の欄で詳述する。

【００１４】本発明の静電気保護用半導体装置として
は、以下の態様を挙げることができる。

【００１５】（１）前記第１領域と前記第２領域との境
界面を中心にして前記第２および第３不純物拡散層をそ
れぞれ前記第１および第４不純物拡散層の内側に形成
し、前記第３不純物拡散層を中心にして前記第２不純物
拡散層が形成されている側と反対側に、前記第４不純物
拡散層を形成し、前記第２不純物拡散層と前記第３不純
物拡散層との間に、前記第５不純物拡散層を形成するこ
とができる。

【００１６】この場合、前記第３不純物拡散層と前記第
５不純物拡散層とを、ポリシリコン層によって分離する
ことができる。この構成によれば、ポリシリコン層は基
板上に形成されるため、前記端子に正極性の高電圧パル
スが印加された場合に、前記第３不純物拡散層から前記
第５不純物拡散層へと流れる電流の経路を確保すること
ができる。その結果、電流が前記第５不純物拡散層へと
流れやすくなり、前記ツェナーダイオードを素早くブレ
ークダウンさせることができるため、より確実に内部回
路を静電気から保護することができる。

【００１７】（２）前記第６不純物拡散層は、前記第５
不純物拡散層の下面に形成することができる。

【００１８】（３）前記第５、前記第６、および前記第
７不純物拡散層は、それぞれ前記第１領域から前記第２
領域にかけて連続するように形成することができる。

【００１９】（４）前記第６不純物絶縁層は、その不純
物濃度が前記第７不純物絶縁層の不純物濃度よりも低く
なるよう形成することができる。

【００２０】（５）前記第５不純物絶縁層は、その不純
物濃度が前記第２および第４不純物絶縁層の不純物濃度
よりも低くなるよう形成することができる。

【００２１】（３）〜（５）については、詳しくは本発
明の実施の形態の欄で述べる。

【００２２】（６）前記第２導電型の第２領域はさら
に、前記第４不純物拡散層に隣接し、かつ該第４不純物
拡散層と電気的に分離される第１導電型の第８不純物拡
散層を含み、前記第８不純物拡散層と前記第２領域との
接合により構成されるダイオードを含むことができる。

【００２３】この場合、前記第８不純物拡散層を基準電
源電圧に接続させることができる。

【００２４】前記のように接続された静電気保護用半導
体装置によれば、前記端子に負極性の高電圧パルスが印
加された場合、前記第８不純物拡散層と前記第２領域と
の接合により構成されるダイオードによって、前記基準
電源電圧から前記端子へと放電させることができる。こ
の結果、内部回路を静電破壊から確実に保護することが
できる。

【００２５】また、この場合、前記第８不純物拡散層
を、前記第４不純物拡散層を中心として前記第３不純物
拡散層が形成されている側と反対側に形成させることが
できる。

【００２６】（７）前記第１領域および前記第２領域が
ウエル構造を有することができる。

【００２７】（８）前記不純物拡散層のうち少なくとも
１つが基板表面に形成され、該基板表面に形成された該
不純物拡散層の上にシリサイド層を形成することができ
る。

【００２８】（９）前記基準電源電圧をアースにするこ
とができる。

【００２９】（１０）ＣＭＯＳトランジスタを含む内部
回路に接続し、保護回路として用いることができる。

【００３０】

【発明の実施の形態】本発明にかかる静電気保護用半導
体装置の一実施の形態について説明する。

【００３１】図１は、本実施の形態にかかる静電気保護
用半導体装置を模式的に示す断面図である。図２は、図
１に示す静電気保護用半導体装置の平面図である。図１
は、図２のＡ−Ａ線に沿った断面図である。図３は、図
１に示される静電気保護用半導体装置が設置された出力
回路の一例を示す等価回路である。本実施の形態では、
ＣＭＯＳ半導体装置を含む内部回路に、本発明にかかる
静電気保護用半導体装置を適用した例について述べる。
なお、本実施の形態では、第１導電型をＰ型とし、第２
導電型をＮ型とした例について述べる。

【００３２】（デバイスの構造）本実施の形態の静電気
保護用半導体装置は、静電気保護回路２００を構成する
放電素子を有する。

【００３３】この静電気保護用半導体装置は、図１に示
すように、Ｐ型のシリコン基板１０にはＰ型ウエル（第
１導電型の第１領域）１１およびＮ型ウエル（第２導電
型の第２領域）１３が形成されている。Ｐ型ウエル１１
およびＮ型ウエル１３には、例えばＳＴＩ法(Shallow T
rench Isolation)や選択酸化法によって所定のパターン
の素子分離領域１２が形成され、素子分離領域１２以外
の領域には、後述するＰ型およびＮ型不純物拡散層が形
成されている。

【００３４】Ｐ型ウエル１１には、Ｐ型不純物拡散層
（第１不純物拡散層）９０およびＮ型不純物拡散層（第
２不純物拡散層）２０が形成されている。

【００３５】Ｎ型ウエル１３には、Ｐ型不純物拡散層
（第３不純物拡散層）３０、Ｎ型不純物拡散層（第４不
純物拡散層）４０、およびＰ型不純物拡散層（第８不純
物拡散層）８０が形成されている。Ｐ型不純物拡散層８
０は、Ｎ型不純物拡散層４０を中心としてＰ型不純物拡
散層３０が形成されている側と反対側に形成されてい
る。

【００３６】また、Ｎ型不純物拡散層２０およびＰ型不
純物拡散層３０は、Ｐ型ウエル１１とＮ型ウエル１３と
の境界面を中心にして、それぞれＰ型不純物拡散層９０
およびＮ型不純物拡散層４０の内側に形成されている。

【００３７】そして、Ｎ型不純物拡散層２０を中心にし
てＰ型不純物拡散層９０が形成されている側と反対側
に、Ｐ型ウエル１１からＮ型ウエル１３に連続するＰ型
不純物拡散層（第７不純物拡散層）７０が形成されてい
る。

【００３８】また、Ｐ型不純物拡散層７０よりも深い位
置に、Ｎ型不純物拡散層（第５不純物拡散層）５０が形
成されている。Ｎ型不純物拡散層５０はＰ型不純物拡散
層７０の底面と接合している。さらに、Ｎ型不純物拡散
層５０よりも深い位置に、Ｐ型不純物拡散層（第６不純
物拡散層）６０が形成されている。Ｐ型不純物拡散層６
０はＮ型不純物拡散層５０の底面と接合している。すな
わち、Ｎ型不純物拡散層５０の上面にはＰ型不純物拡散
層７０が形成され、Ｎ型不純物拡散層５０の底面にはＰ
型不純物拡散層６０が形成されている。Ｎ型不純物拡散
層５０、Ｐ型不純物拡散層６０、およびＰ型不純物拡散
層７０はいずれもＰ型ウエル１１からＮ型ウエル１３に
連続し、Ｎ型不純物拡散層２０とＰ型不純物拡散層３０
との間に形成され、かつ、Ｎ型不純物拡散層２０および
Ｐ型不純物拡散層３０とそれぞれ素子分離領域１２およ
びポリシリコン層１５を介して分離されている。

【００３９】Ｐ型不純物拡散層３０，８０，９０および
Ｎ型不純物拡散層２０，４０は素子分離領域１２を介し
て相互に電気的に分離されている。また、Ｐ型不純物拡
散層３０，７０，８０，９０およびＮ型不純物拡散層２
０，４０の表面にはそれぞれシリサイド層１４が形成さ
れている。

【００４０】また、前述したＰ型およびＮ型不純物拡散
層およびウエルによって、第１バイポーラトランジスタ
（ＢＰ１）２１０、第２バイポーラトランジスタ（ＢＰ
２）２２０、ツェナーダイオード（ＤＡ）２３０、およ
びダイオード（ＤＢ）２４０が構成されている。

【００４１】すなわち、図１に示すように、Ｐ型不純物
拡散層３０をエミッタ領域とし、Ｎ型ウエル１３をベー
ス領域とし、Ｐ型ウエル１１をコレクタ領域として、Ｐ
ＮＰ型の第１バイポーラトランジスタ（ＢＰ１）２１０
が寄生的に構成されている。

【００４２】また、Ｎ型不純物拡散層２０をエミッタ領
域とし、Ｐ型ウエル１１をベース領域とし、Ｎ型ウエル
１３をコレクタ領域として、ＮＰＮ型の第２バイポーラ
トランジスタ（ＢＰ２）２２０が寄生的に構成されてい
る。

【００４３】さらに、Ｎ型不純物拡散層５０とＰ型不純
物拡散層６０との接合により、ツェナーダイオード（Ｄ
Ａ）２３０が構成されている。

【００４４】そして、Ｐ型不純物拡散層８０とＮ型ウエ
ル１３とのＰＮ接合により、ダイオード（ＤＢ）２４０
が構成されている。

【００４５】さらに、Ｎ型不純物拡散層２０，９０およ
びＰ型不純物拡散層８０はそれぞれアースＶｓｓ（基準
電源電圧）に接続され、Ｐ型不純物拡散層３０およびＮ
型不純物拡散層４０はそれぞれ出力パッド（信号出力端
子）３００に接続されている。これらの不純物拡散層は
それぞれ、図２に示すように、コンタクトホール１５
ａ，２０ａ，３０ａ，４０ａ，８０ａ，９０ａを介して
上部に形成される配線層（図示せず）と接続されてい
る。なお、本実施の形態においては、基準電源電圧がア
ース（Ｖ_SS）である場合を示したが、基準電源電圧が高
電位電源（Ｖ_DD）である場合もある。

【００４６】Ｎ型不純物拡散層５０およびＰ型不純物拡
散層６０は、両者によって構成されるツェナーダイオー
ド（ＤＡ）２３０のツェナー電圧（ジャンクション耐
圧）が所定の値となるように、その不純物濃度が設定さ
れている。例えば、Ｎ型不純物拡散層５０およびＰ型不
純物拡散層６０の不純物濃度をそれぞれ１×１０¹⁸ｃｍ
^-3程度にすれば、ツェナー電圧は６〜６．５Ｖ程度にで
きる。さらに、Ｐ型不純物拡散層６０の不純物濃度は、
Ｐ型不純物拡散層３０，７０，８０，９０の不純物濃度
よりも低くなるように形成されていることが望ましい。
また、Ｎ型不純物拡散層５０の不純物濃度は、Ｎ型不純
物拡散層２０，４０の不純物濃度よりも低くなるように
形成されていることが望ましい。

【００４７】本発明の静電気保護用半導体装置は、公知
の半導体装置の形成工程により形成することができる。
例えば、シリコン基板１０に不純物をドープしてＰ型ウ
エル１１を形成し、さらにＰ型ウエル１１にＮ型ウエル
１３を形成した後、素子分離領域１２を形成する。続い
て、素子分離領域１２間にＰ型不純物拡散層３０，７
０，８０，９０およびＮ型不純物拡散層２０，４０をそ
れぞれ形成する。ついで、Ｐ型不純物拡散層７０よりも
深い位置にＮ型不純物拡散層５０を形成する。さらに、
Ｎ型不純物拡散層５０よりも深い位置にＰ型不純物拡散
層６０を形成する。Ｎ型不純物拡散層５０およびＰ型不
純物拡散層６０はツェナーダイオード（ＤＡ）２３０を
構成できるように、その不純物濃度および拡散深さが設
定される。ここで、Ｎ型不純物拡散層５０、Ｐ型不純物
拡散層６０、およびＰ型不純物拡散層７０の形成順序は
限定されない。続いて、シリサイドプロセスを用いて、
Ｎ型不純物拡散層５０およびＰ型不純物拡散層６０を除
く前記不純物拡散層２０，３０，４０，７０，８０，９
０上にシリサイド層１４を形成する。以上の工程によ
り、本発明の静電気保護用半導体装置が得られる。これ
らの工程は、内部回路の半導体装置、例えば、ＣＭＯＳ
半導体装置の形成工程と同一工程を採用でき、かつ、内
部回路の半導体装置と同時に形成することができる。

【００４８】（静電気保護回路の例）次に、図１および
図３を参照しながら、本発明の静電気保護回路を有する
出力回路の一例について説明する。

【００４９】この出力回路は、第１バイポーラトランジ
スタ（ＢＰ１）２１０、第２バイポーラトランジスタ
（ＢＰ２）２２０、ツェナーダイオード（ＤＡ）２３
０、およびダイオード（ＤＢ）２４０を含む静電気保護
回路２００を有する。図３に示す静電気保護回路２００
は、図１に示す静電気保護用半導体装置を示す等価回路
である。静電気保護回路２００は、図３に示すように、
出力パッド３００からの出力ライン３１０と、接地ライ
ン（第１基準電源ライン）５００との間に、出力トラン
ジスタとしてのＮチャネル型ＭＯＳトランジスタ１００
と並列に接続されている。また、出力ライン３１０と高
電位電源ライン（第２基準電源ライン）４００との間に
は、Ｐチャネル型ＭＯＳトランジスタ１１０が接続され
ている。

【００５０】静電気保護回路２００を構成する第１バイ
ポーラトランジスタ（ＢＰ１）２１０は、そのエミッタ
が出力ライン３１０と接続され、コレクタが第２バイポ
ーラトランジスタ（ＢＰ２）２２０のベースと接続さ
れ、ベースが第２バイポーラトランジスタ（ＢＰ２）２
２０のコレクタに接続されている。そして、第２バイポ
ーラトランジスタ（ＢＰ２）２２０は、そのエミッタが
接地ライン５００と接続され、コレクタが第１バイポー
ラトランジスタ（ＢＰ１）２１０のベースと接続され、
ベースが第１バイポーラトランジスタ（ＢＰ１）２１０
のコレクタに接続されている。さらに、出力ライン３１
０と接地ライン５００との間には、ツェナーダイオード
（ＤＡ）２３０が接続されている。また、第１バイポー
ラトランジスタ（ＢＰ１）２１０のベース、および第２
バイポーラトランジスタ（ＢＰ２）２２０のコレクタは
ツェナーダイオード（ＤＡ）２３０と接続している。

【００５１】さらに、出力ライン３１０と接地ライン５
００との間には、ダイオード（ＤＢ）２４０が接続され
ている。

【００５２】（デバイスの動作）次に、図１，図３およ
び図４〜図６を参照しながら、本発明の静電気保護回路
２００の動作について説明する。図４〜図６は、図３に
示す出力回路の動作を模式的に示す図である。図４〜図
６において、矢印の向きは電流の流れる方向を示す。

【００５３】静電気保護回路２００において、出力パッ
ド３００に正極性の高電圧パルスが印加されたとする。
印加された高電圧パルスの値が、静電気保護回路２００
のツェナー電圧Ｖｔ以上である場合には、まず、出力パ
ッド３００からＮ型不純物拡散層４０およびＮ型ウエル
１３を経てＮ型不純物拡散層５０へと電流が流れること
により、Ｎ型不純物拡散層５０とＰ型不純物拡散層６０
から構成されるツェナーダイオード（ＤＡ）２３０がツ
ェナーブレークダウンする。かかるツェナーブレークダ
ウンにより、ツェナーダイオード（ＤＡ）２３０から、
Ｐ型ウエル１１およびＰ型不純物拡散層９０を経由し
て、接地ライン５００へと放電される（図４参照）。

【００５４】続いて、Ｎ型不純物拡散層４０から、Ｎ型
ウエル１３およびＰ型ウエル１１を経てＮ型不純物拡散
層２０へと電流が流れることにより、Ｎ型ウエル１３、
Ｐ型ウエル１１、およびＮ型不純物拡散層２０から構成
される第２バイポーラトランジスタ（ＢＰ２）２２０が
起動する（図５参照）。

【００５５】さらに、Ｐ型不純物拡散層３０からＮ型ウ
エル１３への放電が開始されることにより、Ｐ型不純物
拡散層３０、Ｎ型ウエル１３、およびＰ型ウエル１１か
ら構成される第１バイポーラトランジスタ（ＢＰ１）２
１０が起動する（図６参照）。以上により、第１および
第２バイポーラトランジスタ２１０，２２０から構成さ
れるサイリスタが起動し、静電気保護回路２００に所定
値以上のトリガ電流Ｉｔが流れる（図７参照）。出力ラ
イン３１０の電圧がこの回路特有のホールディング電圧
Ｖｈ以上になっているときには、第１および第２バイポ
ーラトランジスタ２１０，２２０から構成されるサイリ
スタのラッチアップが保持され続ける。そして、出力ラ
イン３１０の電圧がかかるホールディング電圧以下まで
低下すると、ラッチアップが保持されなくなり、正常状
態に復帰する。

【００５６】ここで、ツェナー電圧Ｖｔは、Ｐ型不純物
拡散層６０の不純物濃度を変更することにより、自由に
決定することができる。また、ホールディング電圧Ｖｈ
の値は、第１および第２バイポーラトランジスタ２１
０，２２０のベース領域の幅（べース長）の設定により
自由に決定することができる。

【００５７】また、この静電気保護回路２００におい
て、出力パッド３００に負極性の高電圧パルスが印加さ
れた場合には、図３に示すように、Ｐ型不純物拡散層８
０およびＮ型ウエル１３との接合により構成されるダイ
オード（ＤＢ）２４０を介して、接地ライン５００から
出力パッド３００へと電流が流れることにより、出力パ
ッド３００に印加された高電圧パルスが逃がされ、出力
パッド３００の電圧が低下する。すなわち、接地ライン
５００からＰ型不純物拡散層８０へと電流が流れ、さら
に、ダイオード（ＤＢ）２４０を介して、Ｐ型不純物拡
散層８０から、Ｎ型ウエル１３およびＮ型不純物拡散層
４０を経て出力パッド３００へと放電される。

【００５８】本実施の形態にかかる静電気保護用半導体
装置によれば、以下の作用効果を有する。

【００５９】（１）静電気保護回路２００においては、
第１バイポーラトランジスタ（ＢＰ１）２１０および第
２バイポーラトランジスタ（ＢＰ２）２２０からサイリ
スタが構成され、さらに、Ｎ型不純物拡散層５０とＰ型
不純物拡散層６０との接合によりツェナーダイオード
（ＤＡ）２３０が構成されている。この構成によれば、
出力パッド３００に正極性の高電圧パルスが印加された
場合に、まず、出力パッド３００からＮ型不純物拡散層
５０に流れる電流によりツェナーダイオード（ＤＡ）２
３０がブレークダウンすることにより、第２バイポーラ
トランジスタ（ＢＰ２）２２０を素早く起動させること
できる。その結果、正極性の高電圧のパルスが印加され
てから前記サイリスタによるラッチアップが起動するま
での時間を短縮することができ、より高速動作が可能と
なる。

【００６０】（２）図１に示す静電気保護用半導体装置
は、シリサイドプロセスを用いて形成されたものであ
り、Ｎ型またはＰ型不純物拡散層２０，３０，４０，７
０，８０，９０上にシリサイド層１４が形成されてい
る。また、Ｎ型不純物拡散層５０の上面にはＰ型不純物
拡散層７０が形成されている。ここで、Ｎ型不純物拡散
層５０へと電流が流れ込んだ場合Ｐ型不純物拡散層７０
には電流が流れない。このため、Ｐ型不純物拡散層７０
上に形成されたシリサイド層１４に電流が流れないの
で、素子分離領域１２が破壊されることはなく、より安
定した動作が確保できる。さらに、シリサイド層１４を
除去しなくても安定した動作が確保ででき、製造工程が
増加することはない。これにより、製造工程増加に伴う
製造コストの増加を防ぐことができる。

【００６１】一方、この場合に、Ｐ型不純物拡散層７０
が形成されていなければ、Ｎ型不純物拡散層５０上にシ
リサイド層１４が形成されることになる。この場合、出
力パッド３００に正極性の高電圧パルスが印加される
と、前述したように、Ｎ型不純物拡散層４０からＮ型ウ
エル１３を経てＮ型不純物拡散層５０に電流が流れ込
み、当該シリサイド層１４と素子分離領域１２との接合
部に電流が集中することによって、当該接合部における
素子分離領域１２が破壊されることがある。素子分離領
域１２が破壊されると、当該素子分離領域１２に隣接す
る不純物拡散層（Ｎ型不純物拡散層２０，５０）の分離
が十分になされず、保護回路が正常に動作しなくなるこ
とがある。しかしながら、本発明の静電気保護用半導体
装置によれば、Ｎ型不純物拡散層５０の上面にＰ型不純
物拡散層７０が形成されていることにより、素子分離領
域１２が破壊されることはないため、上述した効果を奏
することができる。

【００６２】（３）Ｎ型不純物拡散層５０、Ｐ型不純物
拡散層６０、およびＮ型不純物拡散層７０がポリシリコ
ン層１５によってＮ型不純物拡散層３０と分離されてい
ることにより、ツェナーダイオード（ＤＡ）２３０が駆
動する際にＮ型ウエル１３からＮ型不純物拡散層５０へ
と電流が流れる経路を確保することができる。

【００６３】（４）Ｐ型不純物拡散層６０の不純物濃度
は、Ｐ型不純物拡散層３０，７０，８０，９０の不純物
濃度よりも低くなるように形成されている。また、Ｎ型
不純物拡散層５０の不純物濃度は、Ｎ型不純物拡散層２
０，４０の不純物濃度よりも低くなるように形成されて
いる。ここで、図５に示すように、ツェナーダイオード
（ＤＡ）２３０がブレークダウンした後、第２バイポー
ラトランジスタ（ＢＰ２）２２０の動作開始時におい
て、Ｐ型不純物拡散層６０はＰ型ウエル１１とともに、
第２バイポーラトランジスタ（ＢＰ２）２２０のベース
領域となる。また、図６に示すように第１バイポーラト
ランジスタ（ＢＰ１）２１０の動作開始時において、Ｎ
型不純物拡散層５０はＮ型ウエル１３とともに、第１バ
イポーラトランジスタ（ＢＰ１）２１０のベース領域と
なっている。一般に、バイポーラトランジスタにおいて
は、ベース領域の濃度が小さいほど増幅率が上がる。し
たがって、Ｐ型不純物拡散層６０およびＮ型不純物拡散
層５０の不純物濃度が、Ｐ型不純物拡散層３０，７０，
８０，９０の不純物濃度およびＮ型不純物拡散層２０，
４０の不純物濃度よりもそれぞれ低くなるように形成さ
れていることにより、第１および第２バイポーラトラン
ジスタ２１０，２２０の増幅能力を高めることができ
る。

【００６４】（５）出力パッド３００に負極性の高電圧
パルスが印加された場合には、Ｐ型不純物拡散層９０と
Ｎ型ウエル１３との接合により構成されるダイオード
（ＤＢ）２４０がオンし、接地ライン５００から出力パ
ッド３００へと放電させることにより、Ｎチャネルトラ
ンジスタ１００側への放電を防止することができる。こ
の結果、内部回路を静電破壊から確実に保護することが
できる。

【００６５】以上述べたように、本発明の静電気保護用
半導体装置によれば、正極性および負極性のいずれの高
電圧パルスが出力パッド３００に印加された場合であっ
ても、内部回路を静電気などのサージから確実に保護す
ることができる。

【００６６】なお、図３では出力回路について述べた
が、本発明にかかる静電気保護回路は入力回路にも同様
に適用できる。例えば、図８に示す入力回路は内部回路
７００、および図３に示す静電気保護回路２００から構
成される。内部回路７００は、Ｐチャネル型ＭＯＳトラ
ンジスタ２３３およびＮチャネル型ＭＯＳトランジスタ
２３４を含み、入力ライン３１１を介して入力パッド３
０１（信号入力端子）と接続される。Ｐチャネル型ＭＯ
Ｓトランジスタ２３３およびＮチャネル型ＭＯＳトラン
ジスタ２３４からＣＭＯＳインバータが構成され、この
インバータの共通ゲートは入力パッド３０１に、共通ド
レインは図示しない次段の回路にそれぞれ接続される。
図８に示す入力回路についても、図３に示す出力回路と
同様の作用効果を有する。

【００６７】また、前述した入力回路および出力回路に
適用するのと同様に、本発明にかかる静電気保護回路を
信号入出力端子に接続して、入出力回路にも用いること
ができる。

【００６８】なお、本発明は上記実施の形態に限定され
ず、本発明の要旨の範囲で種々の態様を取り得る。

【図面の簡単な説明】

【図１】本実施の形態にかかる静電気保護用半導体装置
を模式的に示す断面図である。

【図２】図１に示す静電気保護用半導体装置を模式的に
示す平面図である。

【図３】図１に示す静電気保護用半導体装置が設置され
た出力回路の一例を示す等価回路である。

【図４】図３に示す出力回路の動作を模式的に示す図で
ある。

【図５】図３に示す出力回路の動作を模式的に示す図で
ある。

【図６】図３に示す出力回路の動作を模式的に示す図で
ある。

【図７】図３に示す出力回路の動作を模式的に示す図で
ある。

【図８】図１に示す静電気保護用半導体装置が設置され
た入力回路の一例を示す等価回路である。

【図９】一般的な静電気保護用半導体装置の一例を模式
的に示す図である。

【符号の説明】

１０シリコン基板１１Ｐ型ウエル１２素子分離領域１３Ｎ型ウエル１４シリサイド層１５ポリシリコン層１５ａ，２０ａ，３０ａ，４０ａ，８０ａ，９０ａコ
ンタクトホール２０Ｎ型不純物拡散層（エミッタ領域）３０Ｐ型不純物拡散層（エミッタ領域）４０Ｎ型不純物拡散層５０Ｎ型不純物拡散層６０Ｐ型不純物拡散層７０Ｐ型不純物拡散層８０Ｐ型不純物拡散層９０Ｐ型不純物拡散層１００Ｎチャネル型ＭＯＳトランジスタ１１０Ｐチャネル型ＭＯＳトランジスタ２００静電気保護回路２１０第１のバイポーラトランジスタ（ＢＰ１）２２０第２のバイポーラトランジスタ（ＢＰ２）２３０ツェナーダイオード（ＤＡ）２４０ダイオード（ＤＢ）２３３Ｐチャネル型ＭＯＳトランジスタ２３４Ｎチャネル型ＭＯＳトランジスタ２５０Ｎウエル抵抗２６０Ｐウエル抵抗３００出力パッド３０１入力パッド３１０出力ライン３１１入力ライン４００電源ライン５００接地ライン６００内部回路７００入力回路

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１不純物拡散層と、該第
１不純物拡散層と電気的に分離される第２導電型の第２
不純物拡散層とを含む第１導電型の第１領域と、第１導電型の第３不純物拡散層と、該第３不純物拡散層
と電気的に分離される第２導電型の第４不純物拡散層と
を含む第２導電型の第２領域と、前記第３不純物拡散層をエミッタ領域とし、前記第２領
域をベース領域とし、前記第１領域をコレクタ領域とす
る第１バイポーラトランジスタと、前記第２不純物拡散層をエミッタ領域とし、前記第１領
域をベース領域とし、前記第２領域をコレクタ領域とす
る第２バイポーラトランジスタと、前記第２領域と連続する第２導電型の第５不純物拡散層
と、前記第１領域と連続し、かつ前記第５不純物拡散層
に接合する第１導電型の第６不純物拡散層とによって構
成されるツェナーダイオードと、を含み、第１導電型の第７不純物拡散層が、前記第５不純物拡散
層の上面に形成されている、静電気保護用半導体装置。
【請求項２】請求項１において、前記第１不純物拡散層および前記第２不純物拡散層は基
準電源電圧に接続され、前記第３不純物拡散層および前記第４不純物拡散層は、
所定の信号入力端子、信号出力端子、または信号入出力
端子に接続される、静電気保護用半導体装置。
【請求項３】請求項１または２において、前記第１領域と前記第２領域との境界面を中心にして前
記第２および第３不純物拡散層がそれぞれ前記第１およ
び第４不純物拡散層の内側に形成され、前記第３不純物拡散層を中心にして前記第２不純物拡散
層が形成されている側と反対側に、前記第４不純物拡散
層が形成され、前記第２不純物拡散層と前記第３不純物拡散層との間
に、前記第５不純物拡散層が形成されている、静電気保
護用半導体装置。
【請求項４】請求項３において、前記第３不純物拡散
層と前記第５不純物拡散層とが、ポリシリコン層によっ
て分離されている、静電気保護用半導体装置。
【請求項５】請求項１〜４のいずれかにおいて、前記第６不純物拡散層は、前記第５不純物拡散層の下面
に形成される、静電気保護用半導体装置。
【請求項６】請求項５において、前記第５、前記第６、および前記第７不純物拡散層は、
それぞれ前記第１領域から前記第２領域にかけて連続す
る、静電気保護用半導体装置。
【請求項７】請求項１〜６のいずれかにおいて、前記第６不純物絶縁層は、その不純物濃度が前記第７不
純物絶縁層の不純物濃度よりも低い、静電気保護用半導
体装置。
【請求項８】請求項１〜７のいずれかにおいて、前記第５不純物絶縁層は、その不純物濃度が前記第２お
よび第４不純物絶縁層の不純物濃度よりも低い、静電気
保護用半導体装置。
【請求項９】請求項１〜８のいずれかにおいて、前記第２導電型の第２領域はさらに、前記第４不純物拡
散層に隣接し、かつ該第４不純物拡散層と電気的に分離
される第１導電型の第８不純物拡散層を含み、前記第８
不純物拡散層と前記第２領域との接合により構成される
ダイオードを含む、静電気保護用半導体装置。
【請求項１０】請求項９において、前記第８不純物拡散層は基準電源電圧に接続される、静
電気保護用半導体装置。
【請求項１１】請求項９または１０において、前記第８不純物拡散層は、前記第４不純物拡散層を中心
として前記第３不純物拡散層が形成されている側と反対
側に形成されている、静電気保護用半導体装置。
【請求項１２】請求項１〜１１のいずれかにおいて、前記第１領域および前記第２領域がウエル構造を有す
る、静電気保護用半導体装置。
【請求項１３】請求項１〜１２のいずれかにおいて、前記不純物拡散層のうち少なくとも１つが基板表面に形
成され、該基板表面に形成された該不純物拡散層の上に
はシリサイド層が形成されている、静電気保護用半導体
装置。
【請求項１４】請求項１〜１３のいずれかにおいて、前記基準電源電圧がアースである、静電気保護用半導体
装置。
【請求項１５】請求項１〜１４のいずれかにおいて、ＣＭＯＳトランジスタを含む内部回路に接続される、静
電気保護用半導体装置。