TWI844423B - 半導體結構 - Google Patents

Abstract

一種半導體結構包括具有第一導電型之第一井區、第二井區、第三井區、第一摻雜區、第二摻雜區與第四摻雜區、具有第二導電型之第四井區與第三摻雜區、第一接點、第二接點以及閘極結構。第二井區以及第三井區形成於第一井區中。第四井區形成於第一井區中且位於第二井區以及第三井區之間。第一摻雜區形成於第二井區中。第二摻雜區以及第三摻雜區形成於第四井區中。第四摻雜區形成於第三井區中。第一接點形成於第三井區之上。第二接點與第四摻雜區形成歐姆接觸。閘極結構形成於第一摻雜區以及第二摻雜區之間。

Description

半導體結構

本發明係有關於一種隔離型高壓電晶體之半導體結構，特別係有關於一種具有靜電放電防護之隔離型高壓電晶體之半導體結構。

積體電路係可因各種不同的靜電放電事件而導致嚴重的損毀，一個主要的靜電放電機制係來自於人體，稱之為人體放電模式(Human Body Model,HBM)，人體於100毫微秒(nano-second(左右的時間內，產生數安培的尖端電流至積體電路而將電路燒毀。第二種靜電放電機制係來自於金屬物體，稱之為機器放電模式(Machine Model,MM)，其產生較人體放電模式更高上許多的上升時間以及電流位準。第三種靜電放電機制係為元件充電模式(Charged-Device Model,CDM)，其中積體電路本身累積電荷並在上升時間不到0.5毫微秒的時間內，放電至接地端。因此，我們需要有效的靜電保護裝置來保護積體電路免於靜電放電的危害。

本發明提出之高壓電晶體之半導體結構，透過形成額外的隔離區域而與其他半導體結構相互電性分離，並且利用額外的隔離區域而與基體端以及源極端形成矽控整流器，進而提升半導體結構之靜電放電的防護能力，同時維持汲極端與基板之間的崩潰電壓。此外，隔離區域更與基板形成寄生雙極性接面電晶體，加上基板往往電性連接至接地端，進而提供汲極端之靜電電荷排放至接地端之額外路徑。

有鑑於此，本發明提出一種半導體結構，包括一第一井區、一第二井區、一第三井區、一第四井區、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第一接點、一第二接點以及一閘極結構。上述第一井區具有一第一導電型。上述第二井區形成於上述第一井區中，具有上述第一導電型。上述第三井區形成於上述第一井區中，具有上述第一導電型。上述第四井區形成於上述第一井區中且位於上述第二井區以及上述第三井區之間，具有一第二導電型。上述第一摻雜區形成於上述第二井區中且具有上述第一導電型。上述第二摻雜區形成於上述第四井區中且具有上述第一導電型。上述第三摻雜區形成於上述第四井區中且具有上述第二導電型。上述第四摻雜區形成於上述第三井區中且具有上述第一導電型。上述第一接點形成於上述第三井區之上。上述第二接點與上述第四摻雜區形成一歐姆接觸。上述閘極結構形成於上述第一摻雜區以及上述第二摻雜區之間。

根據本發明之一實施例，上述半導體結構型成一電晶體。上述電晶體包括一汲極端、一閘極端、一源極端以及一基體端，上述第一摻雜區形成上述汲極端，上述閘極結構形成上述閘極端，上述第二摻雜區形成上述源極端，上述第三摻雜區形成上述基體端。上述汲極端、上述第一接點以及上述第二接點電性連接在一起，上述源極端以及上述基體端電性連接在一起。上述第一接點、上述第二接點、上述第三摻雜區以及上述第二摻雜區係形成一矽控整流器，上述源極端係耦接至一接地端，上述矽控整流器用以將上述汲極端接收之靜電放電電荷排除至上述接地端。

根據本發明之一實施例，上述第一接點與上述第三井區形成一蕭特基接觸。

根據本發明之另一實施例，半導體結構更包括一額外摻雜區。上述額外摻雜區形成於上述第三井區中且具有上述第二導電型，其中上述第一接點與上述額外摻雜區形成一歐姆接觸。

根據本發明之一實施例，半導體結構更包括一第五井區以及一第五摻雜區。上述第五井區環繞上述第一井區且具有上述第二導電型。上述第五摻雜區形成於上述第五井區中，且具有上述第二導電型，其中上述第五摻雜區耦接至上述接地端。上述第一接點、上述第二接點以及上述第五摻雜區形成一寄生雙極性接面電晶體，其中上述寄生雙極性接面電晶體用以將上述汲極端接收之靜電放電電荷排除至上述接地端。

根據本發明之一實施例，上述第二井區更形成於上 述第三井區中。上述半導體結構更包括一第六井區以及一第七井區。上述第六井區形成於上述第三井區中，且具有上述第一導電型，其中上述第二摻雜區係形成於上述第六井區中。上述第七井區形成於上述第三井區中，且具有上述第二導電型，其中上述第三摻雜區係形成於上述第七井區中。

根據本發明之一實施例，上述第五井區、上述第一井區、上述第四井區、上述第四摻雜區以及上述第四井區係沿著一第一方向排列，上述第一接點以及上述第二接點係沿著一第二方向排列，其中上述第一方向係與上述第二方向不同。

本發明更提出一種半導體結構，包括一基板、一埋層、一磊晶層、一第一井區、一第二井區、一第三井區、一第四井區、一第一摻雜區、一第二摻雜區、一第三摻雜區、一第四摻雜區、一第一接點、一第二接點以及一閘極結構。上述埋層形成於上述基板中，且具有一第一導電型。上述磊晶層形成於上述埋層之上，具有上述第一導電型。上述第一井區環繞上述磊晶層，具有上述第一導電型。上述第二井區形成於上述埋層之上，具有上述第一導電型。上述第三井區形成於上述第一井區中，具有上述第一導電型。上述第四井區形成於上述磊晶層中且位於上述第二井區以及上述第三井區之間，具有一第二導電型。上述第一摻雜區形成於上述第二井區中且具有上述第一導電型。上述第二摻雜區形成於上述第四井區中且具有上述第一導電型。上述第三摻雜區形成於上述第四井區中且具有上述第二導電型。上述第四摻雜區形成於上述第三井區中且具 有上述第一導電型。上述第一接點形成於上述第三井區之上。上述第二接點形成於上述第四摻雜區之上且與上述第四摻雜區形成一歐姆接觸。上述閘極結構形成於上述第一摻雜區以及上述第二摻雜區之間。

根據本發明之一實施例，上述半導體結構型成一電晶體。上述電晶體包括一汲極端、一閘極端、一源極端以及一基體端，上述第一摻雜區形成上述汲極端，上述閘極結構形成上述閘極端，上述第二摻雜區形成上述源極端，上述第三摻雜區形成上述基體端。上述汲極端、上述第一接點以及上述第二接點電性連接在一起，上述源極端以及上述基體端連接在一起。上述第一接點、上述第二接點、上述第三摻雜區以及上述第二摻雜區係形成一矽控整流器，上述源極端係耦接至一接地端，上述矽控整流器用以將上述汲極端接收之靜電放電電荷排除至上述接地端。

根據本發明之一實施例，上述第一接點與上述第三井區形成一蕭特基接觸。

根據本發明之另一實施例，半導體結構更包括一額外摻雜區。上述額外摻雜區形成於上述第三井區中，其中上述第一接點與上述額外摻雜區形成一歐姆接觸。

根據本發明之一實施例，半導體結構更包括一第五井區以及一第五摻雜區。上述第五井區環繞上述第一井區且具有上述第二導電型。上述第五摻雜區形成於上述第五井區中，且具有上述第二導電型，其中上述第五摻雜區耦接至上述接地端。上述第一 接點、上述第二接點以及上述第五摻雜區形成一寄生雙極性接面電晶體，其中上述寄生雙極性接面電晶體用以將上述汲極端接收之靜電放電電荷排除至上述接地端。

根據本發明之一實施例，上述第二井區形成於上述第一井區中。

根據本發明之一實施例，上述第二井區更形成於上述第三井區中。上述半導體結構更包括一第六井區以及一第七井區。上述第六井區形成於上述第三井區中，且具有上述第一導電型，其中上述第二摻雜區係形成於上述第六井區中。上述第七井區形成於上述第三井區中，且具有上述第二導電型，其中上述第三摻雜區係形成於上述第七井區中。

根據本發明之一實施例，上述第五井區、上述第一井區、上述第四井區、上述第四摻雜區以及上述第四井區係沿著一第一方向排列，上述第一接點以及上述第二接點係沿著一第二方向排列，其中上述第一方向係與上述第二方向不同。

100,400,500,600,700,800,900,1000:半導體結構

110:閘極結構

200:等效電路

300:驅動電路

1100,1200,1300:電路佈局

SUB:基板

W1:第一井區

W2:第二井區

W3:第三井區

W4:第四井區

W5:第五井區

D1:第一摻雜區

D2:第二摻雜區

D3:第三摻雜區

D4:第四摻雜區

D5:第五摻雜區

DA:額外摻雜區

CT1:第一接點

CT2:第二接點

I1:第一隔離結構

I2:第二隔離結構

I3:第三隔離結構

I4:第四隔離結構

I5:第五隔離結構

I6:第六隔離結構

T:電晶體

D:汲極端

G:閘極端

S:源極端

B:基體端

ISO:隔離端

GND:接地端

R1:第一區域

DR1:第一方向

DR2:第二方向

SCR:矽控整流器

PD:寄生二極體

PD1:第一寄生二極體

PD2:第二寄生二極體

PBJT:寄生雙極性接面電晶體

VB:供應電壓

L:負載

HS:上橋電晶體

LS:下橋電晶體

TD1:第一汲極端

TS1:第一源極端

TD2:第二汲極端

TS2:第二源極端

BL:埋層

EPI:磊晶層

CT:金屬接觸

第1圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖；第2圖係顯示根據本發明之一實施例所述之半導體結構之等效電路圖；第3圖係顯示根據本發明之一實施例所述之驅動電路之電路圖； 第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第6圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第7圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第8圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第9圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第10圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第11圖係顯示根據本發明之一實施例所述之第1圖之第一區域之上視圖；第12圖係顯示根據本發明之另一實施例所述之第1圖之第一區域之上視圖；以及第13圖係顯示根據本發明之另一實施例所述之第1圖之第一區域之上視圖。

以下說明為本揭露的實施例。其目的是要舉例說明本揭露一般性的原則，不應視為本揭露之限制，本揭露之範圍當以申請專利範圍所界定者為準。

值得注意的是，以下所揭露的內容可提供多個用以實踐本揭露之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本揭露之精神，並非用以限定本揭露之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、 及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直 接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之 間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

第1圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖。如第1圖所示，半導體結構100包括基板SUB、第一井區W1、第二井區W2、第三井區W3、第四井區W4以及第五井區W5。基板SUB具有第一導電型。根據本發明之一實施例，基板SUB係為矽基板。根據本發明之其他實施例，基板SUB亦可為具有第一導電型之輕摻雜之半導體基板。

第一井區W1形成於半導體基板SUB中，且具有第二導電型。根據本發明之一實施例，第一導電型為P型，第二導電型為N型。根據本發明之一實施例，第一井區W1可藉由離子佈植步驟形成。例如，可於預定第一井區W1之區域佈植磷離子或砷離子以形成第一井區W1。

第二井區W2形成於第一井區W1中，具有第二導電型。根據本發明之一實施例，第二井區W2可藉由離子佈植步驟形成。例如，可於預定第二井區W2之區域佈植磷離子或砷離子以形成第二井區W2。在本實施例中，第二井區W2之摻雜濃度高於第一井區W1之摻雜濃度。

第三井區W3形成於第一井區W1中，具有第二導電型。根據本發明之一實施例，第三井區W3可藉由離子佈植步驟形成。例如，可於預定第三井區W3之區域佈植磷離子或砷離子以形成第三井區W3。在本實施例中，第三井區W3之摻雜濃度高於 第一井區W1之摻雜濃度。

第四井區W4形成於第一井區W1中且位於第二井區W2以及第三井區W3之間，其中第四井區W4具有第一導電型。根據本發明之一實施例，第四井區W4亦可藉由離子佈植步驟形成。例如，可於預定形成第四井區W4之區域佈植硼離子或銦離子以形成第四井區W4。在本實施例中，第四井區W4之摻雜濃度高於半導體基板SUB之摻雜濃度。

第五井區W5形成於基板SUB之上且環繞第一井區W1，並與第一井區W1相鄰，其中第五井區W5具有第一導電型。根據本發明之一實施例，第五井區W5亦可藉由離子佈植步驟形成。例如，可於預定形成第五井區W5之區域佈植硼離子或銦離子以形成第五井區W5。在本實施例中，第五井區W5之摻雜濃度高於基板SUB之摻雜濃度。

如第1圖所示，半導體結構100更包括第一摻雜區D1、第二摻雜區D2、第三摻雜區D3、第四摻雜區D4以及第五摻雜區D5。第一摻雜區D1具有第二導電型，且形成於第二井區W2中。根據本發明之一實施例，第一摻雜區D1之摻雜濃度高於第二井區W2之摻雜濃度。

第二摻雜區D2具有第二導電型，且形成於第四井區W4中。根據本發明之一實施例，第二摻雜區D2之摻雜濃度高於第二井區W2之摻雜濃度。第三摻雜區D3具有第一導電型，且形成於第四井區W4中。根據本發明之一實施例，第三摻雜區D3 之摻雜濃度高於第四井區W4之摻雜濃度。

第四摻雜區D4具有第二導電型，且形成於第三井區W3中。根據本發明之一實施例，第四摻雜區D4之摻雜濃度高於第三井區W3之摻雜濃度。第五摻雜區D5具有第一導電型，且形成於第五井區W5中。根據本發明之一實施例，第五摻雜區D5之摻雜濃度高於第五井區W5之摻雜濃度。

如第1圖所示，半導體結構100更包括第一接點CT1以及第二接點CT2。第一接點CT1形成於第三井區W3之上，且與第二井區W2直接接觸。根據本發明之一實施例，第一接點CT1以及第二接點CT2係由金屬所形成之接點(contact)。根據本發明之一實施例，第一接點CT1與第三井區W3形成蕭特基接觸。第二接點CT2形成於第四摻雜區D4之上，且與第四摻雜區D4相互接觸。根據本發明之一實施例，第二接點CT2與第四摻雜區D4形成歐姆接觸。

如第1圖所示，半導體結構100更包括第一隔離結構I1、第二隔離結構I2、第三隔離結構I3以及第四隔離結構I4。第一隔離結構I1位於第一摻雜區D1以及第二摻雜區D2之間且位於第一井區W1之上。如第1圖所示，第一隔離結構I1直接接觸第二井區W2，但並非用以限定本發明。根據本發明之其他實施例，第一隔離結構I1並未接觸第二井區W2。

第二隔離結構I2位於第二摻雜區D2以及第三摻雜區D3之間，且位於第四井區W4之上，用以分隔第二摻雜區D2以及 第三摻雜區D3。如第1圖所示，第二隔離結構I2直接接觸第二摻雜區D2以及第三摻雜區D3，但並非用以限定本發明。根據本發明之其他實施例，第二隔離結構I2並未接觸第二摻雜區D2以及第三摻雜區D3之至少一者。

第三隔離結構I3鄰近第三摻雜區D3，用以分隔第三摻雜區D3以及第三井區W3。如第1圖所示，第三隔離結構I3直接接觸第三摻雜區D3以及第三井區W3，但並非用以限定本發明。根據本發明之其他實施例，第三隔離結構I3並未接觸第三摻雜區D3以及第三井區W3之至少一者。

第四隔離結構I4位於第一井區W1之上且位於第二井區W2以及第五井區W5之間，用以分隔第一摻雜區D1以及第五摻雜區D5。如第1圖所示，第四隔離結構I4直接接觸第二井區W2以及第五井區W5，但並非用以限定本發明。根據本發明之其他實施例，第四隔離結構I4並未接觸第二井區W2以及第五井區W5之至少一者。

如第1圖所示，半導體結構100更包括閘極結構110。閘極結構110係形成於第一摻雜區D1以及第二摻雜區D2之間，且位於第一井區W1以及第四井區W4之上。

如第1圖所示，半導體結構100係形成電晶體T，其中電晶體T包括汲極端D、閘極端G、源極端S以及基體端B。第一摻雜區D1形成汲極端D，閘極結構110係形成閘極端G，第二摻雜區D2形成源極端S，第三摻雜區D3形成基體端B。此外，第二摻雜 區D2之源極端S以及第三摻雜區D3之基體端B相互電性連接。

第一井區W1、第三井區W3、第四摻雜區D4、第一接點CT1以及第二接點CT2形成隔離區域，用以將電晶體T與其他的半導體結構電性隔離。第一接點CT1以及第二接點CT2電性連接而為隔離端ISO，其中隔離端ISO係與第一摻雜區D1之汲極端D相互電性連接。第五摻雜區D5係電性連接至接地端GND。根據本發明之一實施例，當基板SUB係為第一導電型時，基板SUB係透過第五井區W5以及第五摻雜區D5而電性連接至接地端GND。

第2圖係顯示根據本發明之一實施例所述之半導體結構之等效電路圖，其中第2圖之等效電路200係對應至第1圖之半導體結構100。如第2圖所示，電晶體T之汲極端D係與隔離端ISO電性連接，源極端S係電性連接至基體端B。

第1圖之第一接點CT1、第二接點CT2、第三摻雜區D3以及第二摻雜區D2形成矽控整流器SCR，其中矽控整流器SCR電性連接於隔離端ISO以及源極端S之間。由於隔離端ISO係與汲極端D電性連接，因此矽控整流器SCR亦為電性連接於汲極端D以及源極端S之間。

如第1圖所示，第一井區W1以及第五井區W5係形成第2圖之寄生二極體PD。此外，第一井區W1係透過第四摻雜區D4以及第二接點CT2而電性連接至隔離端ISO，第五井區W5係透過第五摻雜區D5而電性連接至接地端GND，因此第2圖之寄生二極體PD係電性連接於隔離端ISO以及接地端GND之間。如第1、2圖 所示，第一接點CT1、第二接點CT2以及第五摻雜區D5係形成寄生雙極性接面電晶體PBJT，其中寄生雙極性接面電晶體PBJT係為PNP。

第3圖係顯示根據本發明之一實施例所述之驅動電路之電路圖。如第3圖所示，驅動電路300用以驅動負載L，包括上橋電晶體HS以及下橋電晶體LS，其中上橋電晶體HS以及下橋電晶體LS係由第1圖之半導體結構100所實現。

根據本發明之一些實施例，上橋電晶體HS之第一汲極端TD1所接收之供應電壓VB係為高電壓，且當上橋電晶體HS導通時，上橋電晶體HS將供應電壓VB提供至第一源極端TS1，且下橋電晶體LS之第二汲極端TD2同樣會接收到供應電壓VB。第1圖之第一井區W1有助於避免上橋電晶體HS之第一寄生二極體PD1以及下橋電晶體LS之第二寄生二極體PD2導通而導致閂鎖(latch-up)，而損壞上橋電晶體HS以及下橋電晶體LS。

根據本發明之一些實施例，當上橋電晶體HS之第一汲極端TD1發生靜電放電時，第2圖所示之寄生雙極性接面電晶體PBJT可將第一汲極端TD1之靜電放電電荷排除至接地端GND。當下橋電晶體LS之第二汲極端TD2發生靜電放電時，第2圖所示之矽控整流器SCR將第二汲極端TD2之靜電放電電荷排除至電性連接至接地端GND的第二源極端TS2，並且第2圖所示之寄生雙極性接面電晶體PBJT同時也提供另一個排除至接地端GND之路徑。

回到第1圖，根據本發明之其他實施例，第一接點 CT1也可形成於第二井區W2之上而與第二井區W2形成蕭特基接觸，使得第一接點CT1、第一摻雜區D1、第三摻雜區D3以及第二摻雜區D2形成第2圖之矽控整流器SCR。儘管將第一接點CT1與第二井區W2形成蕭特基接面同樣有助於提升靜電放電能力，然而第第一接點CT1、第一摻雜區D1、第三摻雜區D3以及第二摻雜區D2形成矽控整流器SCR的話會影響汲極端D的電場分布，進而導致崩潰電壓下降。換句話說，將矽控整流器SCR形成於第三井區W3不但維持電晶體T之本來的效能，同時也提高了電晶體T之靜電放電防護能力。

第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第4圖之半導體結構400與第1圖之半導體結構100相比，半導體結構400更包括額外摻雜區DA，並且額外摻雜區DA與第一接點CT1形成歐姆接觸。額外摻雜區DA形成於第三井區W3中，且具有第一導電型。根據本發明之一實施例，額外摻雜區DA之摻雜濃度高於第四井區W4之摻雜濃度。

在第4圖之實施例中，第4圖之第一接點CT1、第二接點CT2、第三摻雜區D3以及第二摻雜區D2同樣形成第2圖之矽控整流器SCR。此外，在第4圖中，汲極端D以及隔離端ISO電性連接在一起，因此矽控整流器SCR係電性連接於汲極端D以及源極端S之間。根據本發明之一些實施例，第4圖之半導體結構400可如第1圖之半導體結構100一樣，應用於第3圖之上橋電晶體HS以及下橋電晶體LS，在此不再重複贅述。

第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第5圖之半導體結構500與第1圖之半導體結構100相比，半導體結構500更包括第六井區W6以及第七井區W7，並且第二井區W2係形成於第三井區W3中。

第六井區W6係形成於第三井區W3中，且具有第二導電型，其中第二摻雜區D2係形成於第六井區W6中。根據本發明之一實施例，第二摻雜區D2之摻雜濃度係大於第六井區W6之摻雜濃度。

第七井區W7係形成於第三井區W3中，且具有第一導電型，其中第三摻雜區D3係形成於第七井區W7中。根據本發明之一實施例，第三摻雜區D3之摻雜濃度係大於第七井區W7之摻雜濃度，並且第七井區W7之摻雜濃度大於第三井區W3之摻雜濃度。

相對於第1圖之半導體結構100，半導體結構500之第一隔離結構I1係劃分為第五隔離結構I5以及第六隔離結構I6，並且閘極結構110係形成於第五隔離結構I5以及第六隔離結構I6之間。

如第5圖所示，第五隔離結構I5直接接觸第二井區W2，但並非用以限定本發明。根據本發明之其他實施例，第五隔離結構I5並未接觸第二井區W2。第六隔離結構I6直接接觸第六井區W6，但並非用以限定本發明。根據本發明之其他實施例，第六隔離結構I6並未接觸第六井區W6。根據本發明之一些實施例，第5圖之半導體結構500可如第1圖之半導體結構100一樣，應用於第3 圖之上橋電晶體HS以及下橋電晶體LS，在此不再重複贅述。

第6圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第6圖之半導體結構600與第5圖之半導體結構500相比，半導體結構600更包括額外摻雜區DA，並且額外摻雜區DA與第一接點CT1形成歐姆接觸。額外摻雜區DA形成於第三井區W3中，且具有第一導電型。根據本發明之一實施例，額外摻雜區DA之摻雜濃度高於第四井區W4之摻雜濃度。

在第6圖之實施例中，第6圖之第一接點CT1、第二接點CT2、第三摻雜區D3以及第二摻雜區D2同樣形成第2圖之矽控整流器SCR。此外，在第6圖中，汲極端D以及隔離端ISO並且矽控整流器SCR電性連接在一起，因此矽控整流器SCR係電性連接於汲極端D以及源極端S之間。根據本發明之一些實施例，第6圖之半導體結構600可如第1圖之半導體結構100一樣，應用於第3圖之上橋電晶體HS以及下橋電晶體LS，在此不再重複贅述。

第7圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第7圖之半導體結構700與第1圖之半導體結構100相比，半導體結構700更包括埋層BL以及磊晶層EPI。埋層BL形成於基板SUB中，且具有第二導電型，其中第一井區W1係形成於埋層BL之上，且與埋層BL相連接。

如第7圖所示，磊晶層EPI形成於埋層BL之上，具有上述第二導電型，其中第四井區W4形成於磊晶層EPI中，第一井區W1環繞磊晶層EPI，並且第一井區W1與磊晶層EPI相連接。根 據本發明之一些實施例，埋層BL以及磊晶層EPI之摻雜濃度係與第一井區W1之摻雜濃度相近。

根據本發明之一些實施例，第7圖之半導體結構700可如第1圖之半導體結構100一樣，應用於第3圖之上橋電晶體HS以及下橋電晶體LS，在此不再重複贅述。

第8圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第8圖之半導體結構800與第7圖之半導體結構700相比，半導體結構800更包括額外摻雜區DA，其中額外摻雜區DA具有第一導電型，且與第一接點CT1形成歐姆接觸。

在第8圖之實施例中，第8圖之第一接點CT1、第二接點CT2、第三摻雜區D3以及第二摻雜區D2同樣形成第2圖之矽控整流器SCR。根據本發明之一些實施例，第8圖之半導體結構800可如第1圖之半導體結構100一樣，應用於第3圖之上橋電晶體HS以及下橋電晶體LS，在此不再重複贅述。

第9圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第9圖之半導體結構900與第7圖之半導體結構700相比，半導體結構900更包括第六井區W6以及第七井區W7，並且第二井區W2係形成於第三井區W3中。

如第9圖所示，第六井區W6以及第七井區W7係與第5圖之第六井區W6以及第七井區W7相同，在此不再重複贅述。相對於第8圖之半導體結構800，半導體結構900之第一隔離結構I1係劃分為第五隔離結構I5以及第六隔離結構I6，並且閘極結構110 係形成於第五隔離結構I5以及第六隔離結構I6之間。

根據本發明之一些實施例，第9圖之半導體結構900可如第1圖之半導體結構100一樣，應用於第3圖之上橋電晶體HS以及下橋電晶體LS，在此不再重複贅述。

第10圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第10圖之半導體結構1000與第9圖之半導體結構900相比，半導體結構1000更包括額外摻雜區DA，其中額外摻雜區DA係如第6圖所述，在此不再重複贅述。根據本發明之一些實施例，第10圖之半導體結構1000可如第1圖之半導體結構100一樣，應用於第3圖之上橋電晶體HS以及下橋電晶體LS，在此不再重複贅述。

第11圖係顯示根據本發明之一實施例所述之第1圖之第一區域之上視圖。如第1圖所示，第一區域R1沿著第一方向DR1依序係為：第五井區W5、第一井區W1、第四井區W4、第四摻雜區D4、第四井區W4以及第一井區W1。因此，如第11圖所示，電路佈局1100之半導體層沿著第一方向DR1依序排序亦是如此，其中第一接點CT1係覆蓋於第四井區W4之上，第二接點CT2係覆蓋於第四摻雜區D4之上。根據本發明之其他實施例，第4-10圖之第一區域R1之排列亦是如此，在此不再重複贅述。

換句話說，電路佈局1100之半導體層沿著第一方向DR1排列順序係與第5、7、9圖之半導體結構500、700、900所示之第五井區W5、第一井區W1、第四井區W4、第四摻雜區D4、 第四井區W4以及第一井區W1之順序一致。此外，第一接點CT1以及第二接點CT2亦是沿著第一方向DR1排列。根據本發明其他實施例，當電路佈局1100係為第4、6、8、10圖之半導體結構400、600、800、1000時，第一接點CT1下方係為額外摻雜區DA。

第12圖係顯示根據本發明之另一實施例所述之第1圖之第一區域之上視圖。將第12圖之電路佈局1200與第11圖之電路佈局1100相比，第一接點CT1以及第二接點CT2之順序調換。根據本發明其他實施例，當電路佈局1200係為第4、6、8、10圖之半導體結構400、600、800、1000時，第一接點CT1以及第二接點CT2之順序調換，同時額外摻雜區DA以及第四摻雜區D4之順序亦隨之調換。換句話說，如第11、12圖所示，第一接點CT1以及第二接點CT2(對應第四摻雜區D4)之位置調換，不影響所形成之矽控整流器SCR之效能。

第13圖係顯示根據本發明之另一實施例所述之第1圖之第一區域之上視圖。如第13圖所示，電路佈局1300之半導體層沿著第一方向DR1依序係為第五井區W5、第一井區W1、第四井區W4、第四摻雜區D4、第四井區W4以及第一井區W1，而第一接點CT1以及第二接點CT2係沿著第二方向DR2進行排列，並且第一接點CT1以及第二接點CT2共用一條金屬接觸CT。根據本發明之一些實施例，第一方向DR1係與第二方向DR2不同。根據本發明之一些實施例，第一方向DR1係與第二方向DR2正交。

根據本發明之一些實施例，在第二方向DR2上，形 成第一接點CT1以及第二接點CT2之比例可由設計者隨意調整。將第13圖之電路佈局1300與第11圖之電路佈局1100以及第12圖之電路佈局1200相比，由於第一接點CT1以及第二接點CT2係於第二方向DR2排列，使得電路佈局1300於第一方向DR1所需之寬度較電路佈局1100、1200更小，進而縮小電路佈局1300所需之面積。

本發明提出之高壓電晶體之半導體結構，透過形成額外的隔離區域而與其他半導體結構相互電性分離，並且利用額外的隔離區域而與基體端以及源極端形成矽控整流器，進而提升半導體結構之靜電放電的防護能力，同時維持汲極端與基板之間的崩潰電壓。此外，隔離區域更與基板形成寄生雙極性接面電晶體，加上基板往往電性連接至接地端，進而提供汲極端之靜電電荷排放至接地端之額外路徑。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範 圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100:半導體結構

110:閘極結構

SUB:基板

W1:第一井區

W2:第二井區

W3:第三井區

W4:第四井區

W5:第五井區

D1:第一摻雜區

D2:第二摻雜區

D3:第三摻雜區

D4:第四摻雜區

D5:第五摻雜區

CT1:第一接點

CT2:第二接點

I1:第一隔離結構

I2:第二隔離結構

I3:第三隔離結構

I4:第四隔離結構

T:電晶體

D:汲極端

G:閘極端

S:源極端

B:基體端

ISO:隔離端

GND:接地端

R1:第一區域

DR1:第一方向

Claims (15)

1. 一種半導體結構，包括：一第一井區，具有一第一導電型；一第二井區，形成於上述第一井區中，具有上述第一導電型；一第三井區，形成於上述第一井區中，具有上述第一導電型；一第四井區，形成於上述第一井區中且位於上述第二井區以及上述第三井區之間，具有一第二導電型；一第一摻雜區，形成於上述第二井區中且具有上述第一導電型；一第二摻雜區，形成於上述第四井區中且具有上述第一導電型；一第三摻雜區，形成於上述第四井區中且具有上述第二導電型；一第四摻雜區，形成於上述第三井區中且具有上述第一導電型；一第一接點，形成於上述第三井區之上；一第二接點，與上述第四摻雜區形成一歐姆接觸；以及一閘極結構，形成於上述第一摻雜區以及上述第二摻雜區之間。
2. 如請求項1之半導體結構，其中上述半導體結構型成一電晶體；其中上述電晶體包括一汲極端、一閘極端、一源極端以及一基體端；其中上述第一摻雜區形成上述汲極端，上述閘極結構形成上述閘極端，上述第二摻雜區形成上述源極端，上述第三摻雜區形成上述基體端；其中上述汲極端、上述第一接點以及上述第二接點電性連接在一 起，上述源極端以及上述基體端電性連接在一起；其中上述第一接點、上述第二接點、上述第三摻雜區以及上述第二摻雜區係形成一矽控整流器；其中上述源極端係耦接至一接地端，上述矽控整流器用以將上述汲極端接收之靜電放電電荷排除至上述接地端。
3. 如請求項2之半導體結構，其中上述第一接點與上述第三井區形成一蕭特基接觸。
4. 如請求項2之半導體結構，更包括：一額外摻雜區，形成於上述第三井區中且具有上述第二導電型，其中上述第一接點與上述額外摻雜區形成一歐姆接觸。
5. 如請求項2之半導體結構，更包括：一第五井區，環繞上述第一井區且具有上述第二導電型；以及一第五摻雜區，形成於上述第五井區中，且具有上述第二導電型，其中上述第五摻雜區耦接至上述接地端；其中上述第一接點、上述第二接點以及上述第五摻雜區形成一寄生雙極性接面電晶體，其中上述寄生雙極性接面電晶體用以將上述汲極端接收之靜電放電電荷排除至上述接地端。
6. 如請求項5之半導體結構，其中上述第五井區、上述第一井區、上述第四井區、上述第四摻雜區以及上述第四井區係沿著一第一方向排列，上述第一接點以及上述第二接點係沿著一第二方向排列；其中上述第一方向係與上述第二方向不同。
7. 如請求項2之半導體結構，其中上述第二井區更形成於上述第三井區中；其中上述半導體結構更包括：一第六井區，形成於上述第三井區中，且具有上述第一導電型，其中上述第二摻雜區係形成於上述第六井區中；以及一第七井區，形成於上述第三井區中，且具有上述第二導電型，其中上述第三摻雜區係形成於上述第七井區中。
8. 一種半導體結構，包括：一基板；一埋層，形成於上述基板中，且具有一第一導電型；一磊晶層，形成於上述埋層之上，具有上述第一導電型；一第一井區，環繞上述磊晶層，具有上述第一導電型；一第二井區，形成於上述埋層之上，具有上述第一導電型；一第三井區，形成於上述第一井區中，具有上述第一導電型；一第四井區，形成於上述磊晶層中且位於上述第二井區以及上述第三井區之間，具有一第二導電型；一第一摻雜區，形成於上述第二井區中且具有上述第一導電型；一第二摻雜區，形成於上述第四井區中且具有上述第一導電型；一第三摻雜區，形成於上述第四井區中且具有上述第二導電型；一第四摻雜區，形成於上述第三井區中且具有上述第一導電型；一第一接點，形成於上述第三井區之上；一第二接點，形成於上述第四摻雜區之上且與上述第四摻雜區形 成一歐姆接觸；以及一閘極結構，形成於上述第一摻雜區以及上述第二摻雜區之間。
9. 如請求項8之半導體結構，其中上述半導體結構型成一電晶體；其中上述電晶體包括一汲極端、一閘極端、一源極端以及一基體端；其中上述第一摻雜區形成上述汲極端，上述閘極結構形成上述閘極端，上述第二摻雜區形成上述源極端，上述第三摻雜區形成上述基體端；其中上述汲極端、上述第一接點以及上述第二接點電性連接在一起，上述源極端以及上述基體端連接在一起；其中上述第一接點、上述第二接點、上述第三摻雜區以及上述第二摻雜區係形成一矽控整流器；其中上述源極端係耦接至一接地端，上述矽控整流器用以將上述汲極端接收之靜電放電電荷排除至上述接地端。
10. 如請求項9之半導體結構，其中上述第一接點與上述第三井區形成一蕭特基接觸。
11. 如請求項9之半導體結構，更包括：一額外摻雜區，形成於上述第三井區中，其中上述第一接點與上述額外摻雜區形成一歐姆接觸。
12. 如請求項9之半導體結構，更包括：一第五井區，環繞上述第一井區且具有上述第二導電型；以及 一第五摻雜區，形成於上述第五井區中，且具有上述第二導電型，其中上述第五摻雜區耦接至上述接地端；其中上述第一接點、上述第二接點以及上述第五摻雜區形成一寄生雙極性接面電晶體；其中上述寄生雙極性接面電晶體用以將上述汲極端接收之靜電放電電荷排除至上述接地端。
13. 如請求項12之半導體結構，其中上述第五井區、上述第一井區、上述第四井區、上述第四摻雜區以及上述第四井區係沿著一第一方向排列，上述第一接點以及上述第二接點係沿著一第二方向排列；其中上述第一方向係與上述第二方向不同。
14. 如請求項8之半導體結構，其中上述第二井區形成於上述第一井區中。
15. 如請求項8之半導體結構，其中上述第二井區更形成於上述第三井區中；其中上述半導體結構更包括：一第六井區，形成於上述第三井區中，且具有上述第一導電型，其中上述第二摻雜區係形成於上述第六井區中；以及一第七井區，形成於上述第三井區中，且具有上述第二導電型，其中上述第三摻雜區係形成於上述第七井區中。

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