CN104465647A - 堆叠的保护装置及相关制造方法 - Google Patents

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Abstract

本发明公开了堆叠保护装置及相关制造方法。提供了保护装置结构和相关制造方法及器件。示例的器件包括第一接口(102)、第二接口(104)、耦接到所述第一接口的第一保护电路装置(110)以及耦接到所述第一保护电路装置(110)和所述第二接口之间的第二保护电路装置(112)。所述第二保护电路装置包括第一晶体管和耦接到所述第一晶体管的二极管，其中所述第一晶体管和所述二极管被电串联地配置在所述第一保护电路装置和所述第二接口之间。

Description

堆叠的保护装置及相关制造方法
技术领域
本文所描述的主题的实施例通常涉及电子器件，更具体地说，涉及静电放电保护装置及相关制造方法。
背景技术
现代电子器件，特别是集成电路，处于由于静电放电(ESD)事件而损坏的风险下。在ESD事件期间，电压(或电流)可能被提供到电子器件的一个或多个端子，其导致这些端子之间的电压超过该器件所设计的最大电压，这可能会损害该器件的后续操作。例如，在ESD事件期间，电子器件的端子处的电压可能超过该器件的一个或多个组件的击穿电压，从而潜在地损坏这些组件。因此，电子器件包括放电保护电路，该电路在ESD事件期间提供保护，以免受跨电子组件的过度电压的影响。
为了避免干扰受到保护的器件的正常操作，通常将放电保护电路设计为当所施加的电压超过器件的操作电压时，但在所施加的电压超过器件的击穿电压之前，导通并传导电流。在实践中，在被瞬变电压触发之后，放电保护电路可以持续传导电流，直到所施加的电压降低到低于被称为保持(或回弹(snapback))电压的特定电压。当保持电压低于设计电压时，放电保护电路可能易受到锁存的影响并继续在设计电压处传导电流，从而在ESD事件之后损坏放电保护电路的功能。例如，叠加在电源电压上的瞬态噪声可能引起放电保护电路导通并在瞬态噪声被移除之后继续传导电流。
可以使用保护电路的多个实例来增加触发电压和/或保持电压，例如，通过“堆叠”或以其他方式配置保护电路的实例，使得总触发和/或保持电压相当于保护电路的个单个实例的触发和/或保持电压的总和。然而，使用保护电路多个实例不期望地消耗了管芯(die)区域，该管芯区域否则可以被分配到其它电路。因此，期望提高保护电路的面积效率。
概述
根据一个实施例，提供了一种器件，包括：第一接口；第二接口；第一保护电路装置，耦接到所述第一接口；第二保护电路装置，耦接到所述第一保护电路装置和所述第二接口之间，所述第二保护电路装置包括：第一晶体管；以及二极管，耦接到所述第一晶体管，其中所述第一晶体管和所述二极管电串联地配置在所述第一保护电路装置和所述第二接口之间。
根据另一个实施例，提供了一种半导体器件，包括：具有第一导电类型的半导体材料的基极区域；在所述基极区域内的半导体材料的发射极区域，所述发射极区域具有与所述第一导电类型相反的第二导电类型；具有所述第二导电类型的半导体材料的集电极区域，其中至少一部分所述基极区域位于所述发射极区域和所述集电极区域之间；与所述基极区域相邻的半导体材料的阴极区域，所述阴极区域具有所述第二导电类型，其中所述阴极区域电连接到所述集电极区域；以及邻接所述阴极区域的半导体材料的阳极区域，所述阳极区域具有所述第一导电型。
根据另一个实施例，提供了一种制造电子器件的方法，所述方法包括：在衬底上形成第一保护电路装置；在所述衬底上形成第二保护电路装置，所述第二保护电路装置包括形成于所述衬底上的第一晶体管元件和二极管元件，其中电串联地配置所述二极管元件和所述第一晶体管元件；在所述第一保护电路装置和第一器件端子之间提供第一电连接；在所述第二保护电路装置和第二器件端子之间提供第二电连接；以及在所述第一保护电路装置和所述第二保护电路装置之间提供第三电连接，其中所述第三电连接导致所述第一保护电路装置和所述第二保护电路装置电串联地配置在所述第一器件端子和所述第二器件端子之间。
附图说明
结合以下附图(不一定按比例绘制)，将在下文中描述各种实施例，其中相同的附图标记表示相同元件，并且其中：
图1是根据本发明的一个实施例的示例电子器件的示意图；
图2示出了根据本发明的一个或多个实施例的、适合用作图1的电子器件中的堆叠保护装置的一个示例半导体器件结构的截面图；
图3-图9以截面的形式示出了根据本发明的一个实施例的用于制造图2的半导体器件结构的示例方法；
图10示出了根据本发明的一个或多个实施例的适合用作图1的电子器件中的堆叠保护装置的另一个示例半导体器件结构的截面图；
图11示出了根据本发明的一个或多个实施例的适合用作图1的电子器件中的堆叠保护装置的另一个示例半导体器件结构的截面图；
图12示出了根据本发明的一个或多个实施例的另一个适合用作图1的电子器件中的堆叠保护装置的示例半导体器件结构的截面图；以及
图13示出了根据本发明的一个或多个实施例的另一个适合用作图1的电子器件中的堆叠保护装置的示例半导体器件结构的截面图。
具体实施方式
以下的具体实施方式本质上仅仅是说明性的，并且不旨在限定本主题或本申请的实施例或这些实施例的使用。在此被描述为示例的任何实施方式不应被解释为必然比其它实施方式优选或有利。此外，不受先前的技术领域、背景技术、或以下具体实施方式中的任何明示或暗示的理论的限制。
本文所描述的主题的实施例涉及电子器件，其包括彼此堆叠、串叠(cascoded)或电串联地配置以给特定电子器件提供较高水平的ESD保护的静电放电ESD保护电路的多个实例。正如在下面更详细地描述的，保护电路的堆叠实例彼此不相同，即，一个保护电路实例的配置不同于另一个保护电路实例的配置。在示例实施例中，保护电路的第一实例包括一对被配置以提供双向ESD保护(例如，通过在任一方向中传导放电电流)的双极结晶体管(BJT)，而保护电路的第二实例包括与二极管元件电串联地配置的单个BJT元件。在这方面，当在一个方向(例如，正向方向)中提供ESD保护时，保护电路的第二实例起到与保护电路的第一实例类似的作用，但相对于保护电路的第一实例，减小了由保护电路的第二实例所消耗的管芯区域。为了解释说明的目的，包括二极管元件的保护电路的实例在本文中可以替代地称作是单向的，在于当与堆叠电路装置中的保护电路的其它实例堆叠时，它有助于增加主要仅在一个方向的ESD保护的电平(例如，增加触发电压、击穿电压和/或保持电压)。因此，当堆叠单向保护电路和双向保护电路时，在正向中可由堆叠保护装置实现的ESD保护电平可以基本上等于在提供双向ESD保护时通过堆叠双向保护电路的两个实例可实现的ESD保护电平，并且潜在地需要比堆叠双向保护电路的两个实例小的管芯区域。
正如以下在图2至图9的内容中更详细描述的，在示例实施例中，二极管元件被实现为垂直PN二极管，其阴极与单向保护电路的BJT元件的基极相邻并且电连接到单向保护电路的BJT元件的集电极。二极管元件和BJT元件电串联，使得在正向方向流过二极管元件的电流流过串联的BJT元件的集电极。在示例实施例中，BJT元件的基极和发射极彼此电连接并且耦接到电子器件的接口，所述接口被配置来接收地参考电压、负参考电压或所述电子器件的另一个相对低的参考电压。双向保护电路包括第一BJT元件，其具有彼此电连接的并且耦接到电子器件的另一接口的对应的基极和发射极，所述另一接口被配置以接收电源参考电压、正参考电压或所述电子器件的另一个相对高参考电压。第一BJT元件的集电极电连接到双向保护电路的第二BJT元件的集电极，使得这些BJT元件电串联，并且在正向方向流过第一BJT元件的电流流过串联的第二BJT元件的集电极。第二BJT元件的基极和发射极彼此电连接，并且还电连接到二极管元件的阳极。以这种方式，BJT元件和二极管元件电串联地配置在器件接口之间，使得在从较高电压器件接口到较低电压器件接口的正向方向中的放电电流串联地流过双向保护电路的BJT元件、单向保护电路的二极管元件和单向保护电路的BJT元件。正如下面更详细描述的，通过串联配置，单向保护电路的BJT元件的击穿电压被有效地加到双向保护电路的第二BJT元件的击穿电压，以增加正向方向的ESD保护电平。在反向方向，双向保护电路的第一BJT元件通过衬底分流传导放电电流，而单向保护电路的二极管元件和BJT元件在反向方向不传导放电电流。
现在转到图1，示例电子器件封装件100包括：一个或多个封装接口102、104，耦接到封装接口102、104的功能电路106，以及耦接到接口102、104的堆叠保护装置108。在示例实施例中，在衬底101(或管芯)上形成、制造、安装或以其他方式提供功能电路106和堆叠保护装置108，并且在共用器件封装中包封功能电路106和堆叠保护装置108以实现封装的电子器件100。在这方面，在一些实施例中，衬底101可以实现为其上制造有功能电路106和堆叠保护装置108两者的半导体衬底，而在其它实施例中，衬底101可以实现为封装衬底(例如，引线框、电路板等等)，其中将功能电路106和堆叠保护装置108焊接、固定或以其他方式安装到该封装衬底。应了解，为了说明的目的以及便于描述，图1是电子器件100的简化表示，并且图1并不意图以任何方式限定本主题的应用或范围。因此，虽然图1描绘了组件之间的直接电连接，但是替代实施例可以采用中间电路元件和/或组件，而以基本相似的方式起作用。
封装接口102、104一般性地表示到包封在电子器件100中的功能电路106或来自该功能电路106的物理输入/输出接口。根据实施例，封装接口102、104每一个可以实现为单独的引脚、焊盘(pad)、引线、端子、焊料球或到电子器件100的其它适当物理接口。根据一个或多个实施例，第一封装接口102的设计(或期望)电压大于第二封装接口104的设计电压。例如，第一封装接口102可以实现为到电子器件100的正参考(或电源)电压输入，而第二封装接口104实现为到电子器件100的负参考(或地)电压输入。为了解释的目的而不是限制性的，第一封装接口102在本文中可以替代地称为较高电压端子、正参考电压端子、电源电压端子等等，而第二封装接口104在本文中可以替代地称为较低电压端子、负参考电压端子、地电压端子等等。
功能电路106一般性地代表被配置来为电子器件100提供所需功能的电子器件100的组件。在这方面，根据实施例，功能电路106可以实现为处理电路(例如，一个或多个处理内核、处理器、控制器、微控制器、微处理器等等)、逻辑电路、存储器或其它数据存储元件、分立元件、模拟和/或数字组件、或其它硬件组件和/或配置来为电子器件100提供期望功能的电路的任何适当组合。在示例实施例中，功能电路106耦接到封装接口102、104以接收电源电压、设计电压或有利于功能电路106的期望操作的其他操作电压。
0019仍然参照图1，堆叠保护装置108电连接在较高电压端子102和较低电压端子104之间，并且被配置为与功能电路106电并联以保护功能电路106免受器件端子102、104之间的超过功能电路106的击穿电压(VB)的瞬态电压差。堆叠保护电路装置108起到ESD电压钳位的作用，当较高电压端子102处的瞬态电压相对于较低电压端子104处的电压超过堆叠保护装置108的瞬态触发电压(VT1)，或者，替代地，当较高电压端子102处的稳态(或DC)电压相对于较低电压端子104处的电压超过堆叠保护装置108的稳态(或DC)击穿电压(VTDC)时，开始在正向方向传导放电电流。在这方面，选择堆叠保护装置108的稳态(或DC)击穿电压(VTDC)和瞬态触发电压(VT1)为大于功能电路106的电源(或操作)电压(VO)，但小于功能电路106的击穿电压(VB)。以这种方式，当端子102、104之间的电压差超过ESD触发电压(即，DC击穿电压(VTDC)或瞬态触发电压(VT1))时，堆叠保护装置108传导电流，并由此对功能电路106所暴露到的电压差进行钳位。因此，降低了功能电路106在ESD事件期间暴露到超过功能电路106的击穿电压(VB)的电压差的可能性。如下面在图3的上下文中更详细描述的，在示例实施例中，当较低电压端子104处的瞬态电压相对于较高电压端子102处的电压超过了堆叠保护装置108的反向触发/击穿电压时，堆叠保护装置108也起到ESD电压钳位的作用。在这方面，可以将堆叠保护装置108理解为提供双向ESD保护。
在示例实施例中，堆叠保护装置108包括耦接到较高电压端子102的第一保护电路装置110和耦接在第一保护电路装置110和较低电压端子104之间的第二保护电路装置112。第一保护电路装置110和第二保护电路装置112被堆叠或串叠，并串联连接在端子102、104之间，以实现所关注的特定的功能电路106所需的期望的触发电压和/或保持电压。如图2所示出的，可以在衬底101上彼此相邻或以其他方式邻近地形成或以其他方式设置堆叠保护电路装置110、112。应注意，虽然在图1中没有示出，但在实践中，可以与堆叠保护电路装置110、112串联地提供附加的保护电路装置，以进一步增加堆叠保护装置108的触发电压和/或保持电压。因此，本文中所描述的主题不限于在堆叠保护装置108中包括的任何特定数目的保护电路装置。
仍然参照图1，在示例实施例中，第一保护电路装置110是双向的，并且能够相对于较高电压端子102在两个方向传导放电电流。所示出的第一保护电路装置110包括一对被配置为提供ESD电压钳位的双极结型晶体管(BJT)元件120、122。如图所示，第一NPN BJT元件120具有耦接到较高电压端子102的发射极电极、直接电连接(例如，短接或通过可忽略的串联阻抗)到发射极电极并耦接到较高电压端子102的基极电极、以及耦接到第二NPN BJT元件122的集电极电极的集电极电极。第二BJT元件122的发射极电极和基极电极电连接(或短接)，并通过第二保护电路装置112耦接到较低电压端子104。在一个或多个示例实施例中，BJT 120、122的集电极电极包括或以其他方式耦接到共用掺杂区域，即，BJT 120、122可以共享在半导体衬底中形成的共用集电极区域。应注意，虽然在本文中可以在NPN双极结晶体管元件的上下文中描述该主题，但该主题并不限于NPN双极结晶体管元件，并且对于PNP双极结晶体管元件，可以以等同的方式实现该主题。即便如此，NPN双极结晶体管元件的益处往往使NPN双极结晶体管元件优选用于很多应用中。因此，为了说明的目的而不是限制性的，在此在NPN器件的上下文中描述该主题。
第二保护电路装置112是单向的，并且能够在从较高电压端子102向较低电压端子104的方向传导放电电流。在这方面，第二保护电路装置112包括PN二极管124，其阳极耦接到第二BJT元件122的基极/发射极，而其阴极通过第二保护电路装置112的第三BJT元件126耦接到较低电压端子104，使得当在较高电压端子102处施加相对于较低电压端子104的正电源电压时，在电子器件100的正常操作期间，二极管124正向偏置(不传导电流)。在示例实施例中，二极管124实现为垂直二极管(例如，基本上水平的PN结)以减小由二极管124所占用的管芯101上的横向面积。第三BJT元件126的发射极电极和基极电极电连接(或短接)，并耦接到较低电压端子104，而第三BJT元件126的集电极电极耦接到二极管124的阴极。
当相对于较低电压端子104施加到较高电压端子102的电压增加时，非常小的电流流过堆叠保护装置108，直到达到堆叠保护装置108的瞬态触发电压(VT1)，在该点，在BJT 122、126中发生雪崩击穿，并且堆叠保护装置108开始经由二极管124和BJT 120、122、126从较高电压端子102到较低电压端子104传导ESD放电电流。在这方面，瞬态触发电压对应于BJT 122、126的雪崩击穿电压加上二极管124和BJT 120的正向偏置电压的和。因此，正向方向(例如，从较高电压端子102到较低电压端子104)的传输线脉冲电流相对于施加到较高电压端子102的电压的关系类似于典型的堆叠ESD保护装置的关系，例如，包括串叠在器件端子102、104之间的第一保护电路装置110的两个实例的堆叠保护电路装置。然而，由于二极管124在管芯101上占用较小的面积(例如，与BJT 122、126之间的BJT 120的另一个实例相比)，减小了堆叠保护装置108的面积。
图2以截面的形式示出了根据本发明的一个或多个示例实施例的适合用作图1的电子器件100中的堆叠保护装置108的半导体器件结构200。保护器件结构200包括耦接到较高电压端子102的第一保护电路装置110和耦接到较低电压端子104的第二保护电路装置112。第一保护电路装置110包括第一BJT元件120，其具有集电极(包括N型区域204、212、222、244)和具有第一导电类型(例如，N型)的发射极(包括N型区域246)以及具有相反导电类型的基极(包括P型区域213、234、260)。发射极和基极接触区域246、260被短接或以其他方式彼此电连接，并耦接到较高电压端子102，使得第一BJT元件120的发射极和基极的电位基本上等于较高电压端子102的电位。第一保护电路装置110的第二BJT元件122具有集电极(包括N型区域204、216、226、252)，其电连接到第一BJT元件120的集电极。在所示的实施例中，BJT元件120、122的集电极是一体的或通过在半导体衬底202中形成的共用掺杂区域204彼此邻接。BJT元件120、122还可以包括共用垂直集电极区域，其包括N型区域214、224、248，该N型区域214、224、248横向地位于对应的BJT元件120、122的对应基极区域之间以分离对应的基极区域。在示例实施例中，集电极区域204、212、214、216、222、224、226、244、248、252是浮动的而不是直接连接到可能将共用集电极接地或影响共用集电极电位的任何器件端子或任何其它外部电路。第二BJT元件122的发射极(包括N型区域250)和基极(包括P型区域215、236、262)也被短接或以其他方式彼此电连接并耦接到第二保护电路装置112中的二极管124。
在图2所示的实施例中，第二保护电路装置112的二极管124实现为垂直PN二极管，其阳极(包括P型区域266)位于其阴极(包括N型区域218、228)上，使得PN结相对于衬底202的横轴基本上平行(或水平)。然而，在替代实施例中，二极管124可以实现为横向二极管。如在上面在图1的上下文中描述的，阳极区域266耦接到第二BJT元件122的基极和发射极接触区域250、262，而阴极区域218、228电连接到第三BJT元件126的集电极(包括N型区域220、230、256)。在示出的实施例中，阴极区域218、228通过在半导体衬底202中形成的共用N型区域206电连接到集电极区域220、230、256。在这方面，二极管124的阴极和第三BJT元件126的集电极可以是一体的。在示例实施例中，阴极和集电极区域204、218、220、228、230、256是浮动的，不直接连接到可以接地或影响其电位的任何器件端子或任何其它外部电路。第三BJT元件126的发射极(包括N型区域254)和基极(包括P型区域217、240、268)被短接或以其它方式彼此电连接，并耦接到较低电压端子104，使得第三BJT元件126的发射极和基极的电位基本上等于较低电压端子104的电位。
当在较高电压端子102处施加的电压(或电位)超过在较低电压端子104处施加的电压(或电位)时，第一BJT 120的基极-集电极结(例如，位于基极阱区域213、234和集电极阱区域212、222之间)被正向偏置，从而提高了共用集电极区域204、212、214、216、222、224、226、244、248、252的电位。在ESD事件期间，当相对于端子104在端子102处施加较高瞬态电压时，集电极电位升高，直到穿过第二BJT 122的集电极-基极结(例如，基极阱区域215、236和集电极阱区域216、226之间)发生雪崩击穿，其反过来又提高了第二BJT122的发射极和基极接触区域250、262的电位，并且将二极管124的P型阳极区域266和N型阴极区域228之间的PN结正向偏置，从而提高了第三BJT 126的集电极区域206、220、230、256的电位，直到穿过第三BJT 126的集电极-基极结(例如，基极阱区域217、240和集电极阱区域220、230之间)发生雪崩击穿。以这种方式，由于堆叠保护电路装置110、112电串联地配置在器件端子102、104之间，因此保护装置结构200的正向触发和/或击穿电压相当于第一保护电路装置110的正向触发和/或击穿电压和第二保护电路装置112的正向触发和/或击穿电压的和。类同地，保护装置结构200的正向保持电压相当于第一保护电路装置110的正向保持电压和第二保护电路装置112的正向保持电压的和。应注意，第二BJT 122的集电极-基极结的稳态(或，DC)雪崩击穿电压是由较高导电性基极阱区域236和集电极阱区域226之间的距离(x2)(或者，位于基极阱区域236和集电极阱区域226之间的较低导电性外延层208的部分的宽度)和外延层208、基极阱区域235以及集电极阱区域226的各自的掺杂浓度决定的。类似地，第三BJT 126的集电极-基极结的稳态(或DC)雪崩击穿电压是由较高导电性基极阱区域240和集电极阱区域230之间的距离(x3)(或者，位于基极阱区域240和集电极阱区域230之间的较低导电性外延层208的部分的宽度)和外延层208、基极阱区域240以及集电极阱区域230的各自掺杂浓度决定的。
仍然参照图2，在示例实施例中，保护装置结构200包括一个或多个与相应保护电路装置110、112相邻的衬底分流区域280、282、284，以在相对于较低电压端子104在较高电压端子102处施加较低的瞬态电压时的ESD事件期间提供到衬底202的分流。在这方面，与第一保护电路装置110的第一BJT 120相邻的第一衬底分流区域280包括：阱区域232，其具有与下面的衬底半导体材料202、208相同的导电类型(它与相邻的集电极区域212、222、244的导电性相反)，以及位于阱区域232内的衬底接触区域258，其电耦接到较低电压端子104。类同地，与第一保护电路装置110的第二BJT 122和第二保护电路装置112的二极管124相邻的第二衬底分流区域282包括P型阱区域238和P型衬底接触区域264，并且与第二保护电路装置112的第三BJT 126相邻的第三衬底分流区域284包括P型阱区域242和P型衬底接触区域270。在所示的实施例中，第三衬底分流区域284的P型衬底接触区域270还耦接到较低电压端子104，然而，在替代实施例中，P型衬底接触区域264也可以耦接到较低电压端子104。
在当相对于端子104在端子102处施加较低的瞬态电压时的ESD事件期间，基极电位(例如，P型基极区域234、260)相对于集电极电位(例如，N型区域204、212、222、244)减小，直到发生穿过第一BJT 120的集电极-基极结的雪崩击穿，并且使在周围的P型衬底区域202、208、232、258，N型集电极区域204、212、222、244和内部P型基极区域208、234、260之间形成的寄生PNP晶体管偏置开启。以这种方式，保护装置结构200的反向触发和/或击穿电压相当于第一BJT 120的反向触发和/或击穿电压，其由较高导电性基极阱区域234和集电极阱区域222之间的距离(x1)(或者替代地，位于基极阱区域234和集电极阱区域222之间的较低导电性外延层208的部分的宽度)和外延层208、基极阱区域234以及集电极阱区域222的各自掺杂浓度决定的。在这方面，保护装置结构200是双向的，因为它在正向方向和反向方向两者上都提供免于ESD事件的保护。应注意，可以通过增加或减小较高导电性基极阱区域234和集电极阱区域222之间的距离(x1)来增加或减小在反向方向的ESD保护电平。
图3-图9以截面的形式示出了根据本发明的一个或多个示例实施例的可以执行以制造适合用作图1的电子器件100中的堆叠保护装置108的图2的半导体器件结构200的示例方法。半导体器件制造中的很多步骤是众所周知的，因此，为了简洁起见，在本文中将仅仅简要地提及或完全省略很多常规的步骤，而不提供众所周知的工艺细节。另外，应了解，虽然在本文中可以在NPN BJT元件的上下文中描述本主题，但本主题并不限于NPN BJT元件，并且对于PNP BJT元件，可以以等同的方式实现该主题(例如，通过互换掺杂区域的导电性)。此外，应了解，本文中所描述的保护装置及其制造工艺并不受所用的半导体材料衬底的限制，并且本文所描述的制造方法也可以用于在绝缘体上硅(SOI)半导体衬底上生成保护装置。因此，虽然可以在外延制造工艺的上下文中描述本主题，但本文所描述的保护装置和制造工艺的替代实施例可以不涉及本文所描述的外延制造工艺。此外，应了解，本文所描述的制造工艺步骤无需以所示的顺序执行，并且本文所描述的某些制造工艺步骤的顺序可以互换，并且仍然产生基本上相同的保护装置结构。
现在参照图3，在示例实施例中，在包括半导体材料层202的半导体衬底201上制造保护装置结构200。正如以下更详细描述的，在示例实施例中，使用半导体材料层202来在其上外延生长附加半导体材料，并因此，为了方便而不是限制，半导体材料202层在本文中可以被替代地称为种子层(seed layer)。在示例实施例中，半导体材料202被实现为硅材料，其中在本文中使用术语“硅材料”以包含通常用于半导体工业中的相对较纯的硅材料以及混有其它元素(例如锗、碳等)的硅等。或者，半导体材料202可以被实现为锗、砷化镓、氮化镓等，和/或，可以包括若干层不同半导体材料。在示例实施例中，衬底半导体材料202是轻掺杂的。例如，衬底半导体材料202可以被实现为具有在大约1×1015/cm3至大约8×1015/cm3范围内的P型掺杂剂浓度的P型硅材料。
继续保护装置结构200的制造，掩模保护装置结构200的要用于衬底分流区域280、282、284的部分，并且在衬底半导体材料202内形成半导体材料的掺杂区域204、206，其中该掺杂区域的导电类型与衬底半导体材料202的导电类型相反。通过用掩模材料203(例如，光致抗蚀剂材料)掩模保护装置结构200而形成掺杂区域204、206，其中该掩模材料被图案化以提供暴露要用于掺杂区域204、206的衬底半导体材料202的部分的注入掩模。随后如箭头205所示的，通过以在大约1×1018/cm3至大约1×1019/cm3范围内的掺杂剂浓度和在大约50keV至大约2000 keV范围内的能量水平，在衬底半导体材料202中注入N型离子(例如，锑离子或磷离子)而形成掺杂区域204、206，使得掺杂区域204、206的深度(在后续的热退火或任何其它扩散之后)在大约0.5微米至大约10微米的范围内。
现在参照图4，在形成掺杂区域204、206之后，保护装置结构200的制造通过移除掩模材料203并且形成或以其它方式提供另一个半导体材料掺杂层208而继续，其中该掺杂层在掺杂区域204、206之上具有期望的厚度和与掺杂区域204、206相反的导电类型。例如，可以通过在衬底半导体材料202上外延生长硅材料，并通过将硼离子(或其它P型离子)添加到用于外延生长层208的反应物中而原位掺杂该硅材料，来形成P型外延层208。在一个或多个实施例中，外延层208具有在大约1×1015/cm3至大约8×1015/cm3的范围内的P型掺杂剂浓度。在示例实施例中，外延层208生长到在大约0.5微米至大约10微米范围内的厚度，这可以根据特定应用的需要而变。应了解，本文所描述的保护装置及其制造工艺过程并不受掺杂区域204、206和/或P型层208的形成方式所限制，并且可以以多种替代方式制造或以其它方式实现图4中所示的保护装置结构200(例如，P型层208不一定需要实现为外延层，并且不必然需要进行外延生长和/或原位掺杂，也不一定需要通过离子注入等形成掺杂区域204、206)。
现在转到图5，在形成外延层208之后，制造过程通过掩模部分外延层208以及在外延层208内形成具有相反导电类型的半导体材料的掺杂下沉区域(doped sinker region)212、214、216、218、220而继续。掺杂下沉区域212、214、216、218、220是通过用掩模材料209掩模保护装置结构200形成的，其中掩模材料209被图案化以提供暴露要用于下沉区域212、214、216、218、220的外延层208的部分而掩模要用于BJT 120、122、126的基极区域和衬底分流区域280、282、284的其余部分的注入掩模。在图案化注入掩模209之后，可以通过如箭头211所示，在外延层208中，以在大约1×1016/cm3至大约1×1019/cm3范围内(更优选地，在大约1×1017/cm3至大约8×1018/cm3范围内)的掺杂剂浓度，在大约50keV至大约3000 keV范围内的能量水平，注入N型离子(例如，磷离子或砷离子)，而形成N型下沉区域212、214、216、218、220，以提供具有相当于外延层208的厚度的深度(在后续的热退火或任何其它扩散之后)的N型下沉区域212、214、216、218、220，使得N型下沉区域212、214、216、218、220延伸到并邻接N型掩埋区域204、206。以这种方式，N型下沉区域212、214、216电连接到N型掩埋区域204以为BJT 120、122提供共用(或一体的)集电极电极，并且N型下沉区域218、220电连接到N型掩埋区域206以提供第二保护电路装置112的一体的阴极/集电极区域。如图所示，N型下沉区域212、214、216、218、220将P型外延层208分割为在其中制造相应的BJT元件120、122、126的分开的P型区域213、215、217。在这方面，N型下沉区域212、216限定了第一保护电路装置110的横向边界，而下沉区域214分开了相邻BJT 120、122的基极区域213、215，以及下沉区域218、220限定了第二保护电路装置110的横向边界。
所示的制造过程通过形成电介质材料210(图6)的浅隔离区域而继续，其中该浅隔离区域横向地隔离随后形成的相邻接触区域。在这方面，通过执行浅沟槽隔离(STI)在衬底201的上部中形成电介质材料210(例如，氧化物材料)的浅隔离区域。为了形成浅隔离区域，用被图案化以暴露衬底201的期望部分的掩模材料掩模保护装置结构200的部分，随后蚀刻该保护装置结构200的部分到期望的深度(小于外延层208的厚度)以形成沟槽，随后用电介质材料210填充该沟槽，例如，通过在平坦化工艺之后执行沉积工艺。根据一个或多个示例实施例，浅隔离区域中的电介质材料210的深度在大约0.05微米至大约1微米范围内，并且更优选地在0.2微米至0.5微米范围内。
现在参照图6，在示例实施例中，制造过程通过形成N型阱区域222、224、226、228、230而继续，N型阱区域222、224、226、228、230在N型下沉区域212、214、216、218、220内，或者，延伸到N型下沉区域212、214、216、218、220中和/或与其部分重叠。通过用掩模材料221掩模保护装置结构200而形成N阱区域222、224、226、228、230，其中掩模材料221被图案化以提供暴露了下沉区域212、214、216、218、220的注入掩模，而其余的掩模材料221掩模P型衬底分流区域280、282、284和P型外延区域213、215、217的内部部分。在所示的实施例中，注入掩模的横向边缘被从P型外延区域213、215、217与相应的下沉区域212、214、216、218、220的边界偏移，使得随后形成的N阱区域222、224、226、228、230从相应的下沉区域212、214、216、218、220横向延伸。换句话说，各N阱区域222、224、226、228、230的横向宽度大于其中形成相应N阱区域222、224、226、228、230的相应的N型下沉区域212、214、216、218、220的横向宽度。在其它实施例中，N阱区域222、224、226、228、230的边界可以与N型下沉区域212、214、216、218、220垂直对齐，即，N阱区域222、224、226、228、230的横向宽度各自基本上等于其中形成各N型下沉区域212、214、216、218、220的相应的N型下沉区域212、214、216、218、220的横向宽度。
在形成注入掩模221之后，通过在外延层208中以优选地在大约1×1016/cm3至大约1×1019/cm3范围内的掺杂剂浓度和在大约50keV至大约2000 keV范围内的能量水平注入N型离子(例如磷离子或砷离子)，如箭头223所示，形成N阱区域222、224、226、228、230，以提供具有深度(在后续的热退火或任何其它扩散之后)大于浅隔离区域210的深度但小于N型下沉区域212、214、216、218、220的深度的N阱区域222、224、226、228、230。根据一个或多个示例实施例，N阱区域222、224、226、228、230的深度大于0.3微米。在示例实施例中，N阱区域222、224、226、228、230的掺杂剂浓度小于或等于N型下沉区域212、214、216、218、220的掺杂剂浓度，然而，在替代实施例中，N阱区域222、224、226、228、230的掺杂剂浓度可以大于N型下沉区域212、214、216、218、220的掺杂剂浓度。在替代实施例中，作为同一注入工艺过程的一部分而同时形成N阱区域222、224、226、228、230和N型下沉区域212、214、216、218、220。
现在转到图7，在形成N阱区域后222、224、226、228、230之后，保护装置结构200的制造通过掩模N阱区域222、224、226、228、230并在P型外延区213、215、217和P型衬底分流区域280、282、284的内部部分中形成P型阱区域232、234、236、238、240、242而继续。P阱区域234、236、240作为相应BJT元件120、122、126的基极电极的相对较高掺杂部分，其围绕或以其它方式包围相应的BJT元件120、122、126的发射极电极。在这方面，在相应晶体管区域213、215、217内邻近N阱集电极区域222、226、230地形成P阱区域234、236、240，使得位于相应N阱集电极区域222、226、230的横向边界和相应P阱区域234、236、240的近端横向边界之间的相对较轻掺杂的外延区域213、215、217的部分决定在所生成基极电位将基极-发射极结正向偏置以及开启或触发相应BJT 120、122、126之前穿过集电极-基极结的雪崩击穿电压。换句话说，在N阱区域226的横向边界和P阱区域236的近端横向边界之间的距离(x2)决定生成载流子并随后在正向方向开启(或触发)BJT 122的集电极至基极的雪崩击穿电压，同样，在N阱区域230的横向边界和P阱区域240的近端横向边界之间的距离(x3)决定生成载流子并随后在正向方向开启(或触发)BJT126的集电极至基极雪崩击穿电压。相反，在N阱区域222的横向边界和P阱区域234的近端横向边界之间的距离(x1)决定生成载流子并随后在反向方向开启(或触发)BJT 120的集电极至基极雪崩击穿电压。在所示的实施例中，P阱区域234、236、240通过非零的横向间隔距离与集电极阱区域222、226、230间隔开，其中相应较轻掺杂P型外延区域213、215、217的至少一部分在形成在其中的相应P阱区域234、236、240的横向边界和相应集电极阱区域222、226、230的近端横向边界之间横向上保持原样。在一个或多个示例实施例中，在相应P阱区域234、236、240的横向边界和相应集电极阱区域222、226、230的近端横向边界之间的横向间隔距离小于10微米。在一些实施例中，相应P阱区域234、236、240可以邻接相应集电极阱区域222、226、230的横向边界，而在某些情况下可以与相应集电极阱区域222、226、230的横向边界重叠。
为了制造P型阱区域232、234、236、238、240、242，用掩模材料231掩模保护装置结构200，其中掩模材料231被图案化以提供暴露了P型外延区域213、215、217和P型衬底分流区域280、282、284的内部部分而掩模N阱区域222、224、226、228、230的注入掩模。注入掩模231的横向边缘与和相应N阱区域222、224、226、228、230相邻的浅隔离区域210的横向边界偏移，以暴露这些浅隔离区域210的部分，使得后续形成的P型阱区域232、234、236、238、240、242横向延伸到浅隔离区域210下面。随后，通过在外延层208的暴露部分中，以大于P型外延层208的掺杂剂浓度(优选地，在大约1×1017/cm3至大约1×1019/cm3范围内，更优选地在大约1×1018/cm3至大约8×1018/cm3范围内的掺杂剂浓度)和在大约50keV至大约1500 keV范围内的能量水平，注入P型离子(例如，硼离子)如箭头233所示的，形成P阱区域232、234、236、238、240、242，以提供深度(在后续的热退火或任何其它扩散之后)大于浅隔离区域210的深度的P阱区域232、234、236、238、240、242。根据一个或多个示例实施例，P阱区域232、234、236、238、240、242的深度大于0.3微米。在示例实施例中，P阱区域232、234、236、238、240、242的深度小于外延层208的深度，使得较轻掺杂P型外延层208的至少一部分垂直地保持在P阱区域232、234、236、238、240、242和N型掩埋区域204、206之间。
现在参照图8-图9，在形成P阱区域232、234、236、238、240、242之后，制造过程通过适当地掩模保护装置结构200，在P型基极阱区域234、236、240和N型集电极阱区域222、224、226、230内形成浅N型接触区244、246、248、250、252、254、256，以及在P阱区域232、234、236、238、240、242和N型阴极阱区域228内形成浅P型接触区258、260、262、264、266、268、270而继续。在这方面，每个N型接触区域246、250、254起到相应BJT 120、122、126的相对较高掺杂的发射极电极的作用，每个N型接触区域244、248、252、256起到相应BJT 120、122、126的集电极的相对较高掺杂的集电极电极接触区域的作用，以及每个P型区域260、262、268起到相应BJT 120、122、126的相对较高掺杂的基极电极接触区域的作用。在N型阴极阱区域228内形成的P型接触区域266起到二极管124的阳极的作用，而P型接触区域258、264、270起到衬底分流区域280、282、284的接触的作用。
如图8所示，通过用掩模材料243掩模保护装置结构200来形成浅N型接触区域244、246、248、250、252、254、256，其中掩模材料243被图案化以暴露浅隔离区域210之间的N型集电极阱区域222、224、226、230的内部部分和P型基极阱区域234、236、240的邻近集电极阱区域222、224、226、230的部分。随后通过在区域338、342、344的暴露的内部部分中，以大约1×1019/cm3至大约1×1021/cm3范围内的掺杂剂浓度和在大约20keV至大约100keV范围内的能量水平，注入N型离子(例如，磷离子或砷离子)，如箭头245所示，而形成浅N型区域244、246、248、250、252、254、256，以提供深度小于浅隔离区域210的深度并且还小于阱区域222、224、226、230、234、236、240的深度的N型区域244、246、248、250、252、254、256。例如，根据一个或多个实施例，浅N型区域244、246、248、250、252、254、256的深度在大约0.05微米至大约0.3微米的范围内。在所示的实施例中，每个发射极接触区域246、250、254形成在或以其它方式驻留在相应较高导电性基极阱区域234、236、240内，使得较高导电性基极阱区域234、236、240包围、围绕和/或邻接相应发射极接触区域246、250、254。应注意，在为N型接触区域244、246、248、250、252、254、256注入离子245之前，通过掩模材料243掩模N型阴极阱区域228。此外，在一些实施例中，还可以在注入离子245之前掩模N型集电极阱区域222、224、226、230，在这种情况下，N型集电极接触区域244、248、252、256不存在于保护装置结构200中。
参照图9，以一种类似的方式，通过用掩模材料257掩模保护装置结构200而形成浅P型接触区域258、260、262、264、266、268、270，其中掩模材料257被图案化以暴露隔离区域210之间的P阱区域232、234、236、238、240、242的部分和N型阴极阱区域238的内部部分，而掩模N型接触区域244、246、248、250、252、254、256。在图案化掩模材料257之后，通过在阴极阱区域228和P阱区域232、234、236、238、240、242的暴露部分中，以大约1×1019/cm3至大约1×1021/cm3范围内的掺杂剂浓度和在大约2keV至大约50keV范围内的能量水平，注入P型离子(例如，硼离子)，如箭头259所示，形成浅P型区域258、260、262、264、266、268、270，以提供深度(在扩散之后)小于浅隔离区域210的深度(例如，在大约0.05微米至大约0.3微米范围内)，并且还小于阱区域228、232、234、236、238、240、242的深度的P型区域258、260、262、264、266、268、270。在这方面，每个基极电极接触区域260、262、268被其所形成于其中的基极阱区域234、236、240包围或围绕。
再次参照图2，在形成浅N型和P型接触区之后，可以通过在接触区域上形成接触272、在相应BJT 120、122、126的相应基极和发射极电极之间提供电连接，在BJT 122的电连接的基极和发射极电极与二极管124的阳极区域266之间提供电连接286，以及提供去往/来自相应BJT 120、126的电连接的基极和发射极电极以及电子器件100的相应物理接口102、104的电连接288、290，而完成保护装置结构200的制造。例如，接触272可以实现为金属硅化物层272，它通过如下形成：在接触区域的暴露表面上保形地(conformably)沉积一层形成硅化物用金属以及加热保护装置结构200(例如，通过快速热退火(RTA))以使形成硅化物用金属与暴露的硅发生反应并且在接触区域的顶部形成金属硅化物层272。
在接触272形成之后，制造过程通过形成一层或多层在保护装置结构200上面的电介质材料274，移除覆盖在基极电极接触区域260、262、268、发射极接触区域246、250、254、阳极接触区域266以及衬底分流接触区域258、264、270上的电介质材料274的部分以暴露其覆盖的触点272，以及形成在触点272上面的导电材料276而继续。电介质材料274可以实现为以常规的方式保形地沉积在保护装置结构200上的层间电介质材料，例如氧化物材料。通过使用各向异性蚀刻剂蚀刻电介质材料274移除接触区域246、250、254、258、260、262、264、266、268、270上的电介质材料274的部分，以提供在触点272上的空的区域，并且可以通过保形地在保护装置结构200上沉积金属材料到厚度大于或等于电介质材料274的厚度而形成导电材料276。虽然未示出，在实践中，可以在形成导电材料276之前以常规的方式在空的区域中形成接触插头。
在示例实施例中，将导电材料276图案化、路由(rout)，或以其它方式形成为在相应的BJT 120、122、126的基极和发射极电极之间提供直接电连接，从而有效地将相应BJT 120、122、126的基极和发射极短接在一起。还可以将导电材料276图案化、路由或以其它方式形成为提供BJT 122的基极/发射极电极区域250、262和二极管124的阳极区域266之间的电连接286，提供BJT 120的基极/发射极电极区域246、260和较高电压端子102之间的电连接288，以及提供BJT126的基极/发射极电极区域254、268和较低电压端子104之间的电连接290。此外，还可以导电材料276图案化、路由或以其它方式形成为提供衬底分流接触区域258、270和较低电压端子104之间的电连接292、294。在所示的实施例中，在集电极接触区域244、248、252、256上的电介质材料274保持原样，使得BJT 120、122、126的集电极电极浮置，而不直接连接到可能接地或以其它方式影响它们电位的任何器件端子或任何其它外部电路。
图10示出了适合用作图1的电子器件100中的堆叠保护装置108的保护装置结构300的替代实施例。在保护装置结构300中，第二BJT122的发射极接触区域250位于基极阱区域236内邻近内部集电极阱区域224，使得在集电极阱区域224和基极阱区域236之间发生雪崩击穿，而基极接触区域262位于基极阱区域236内横向位于发射极接触区域250和集电极阱区域226之间。在图10的实施例中，发射极接触区域250和基极阱区域236相对于集电极阱区域224的横向方向与发射极接触区域254和基极阱区域240相对于集电极阱区域230的横向方向相反，使得第二BJT 122的集电极阱区域224和基极阱区236之间的横向间隔距离(x2)的变化被通过第三BJT 126的集电极阱区域230和基极阱区域242之间的横向间隔距离(x3)的对应变化补偿。在这方面，保护装置结构300跨衬底201地补偿了N阱区域和P阱区域之间的对准变化(例如，由于掩模和/或注入未对准等)以跨衬底201上的保护装置结构300的实例实现更一致的触发、击穿和/或保持电压。例如，如果在制造过程中的未对准导致N阱区域224相对于P阱区域236在增加横向间隔距离(x2)的方向上偏移，那么也可以使N阱区域230相对于P阱区域240在相反的方向上偏移以减小横向间隔距离(x3)，使得第二BJT 122的雪崩击穿电压和第三BJT 126的雪崩击穿电压之和基本上保持恒定。
图11示出了适合用作图1的电子器件100中的堆叠保护装置108的保护装置结构400的另一个替代实施例。在保护装置结构400中，第一BJT 120的发射极接触区域246位于基极阱区域234内邻近内部集电极阱区域224，使得反向方向上的雪崩击穿发生在集电极阱区域224和基极阱区域234之间，而基极接触区域260位于基极阱区域234内横向地在发射极接触区域246和集电极阱区域222之间。
图12描绘了适合用作图1的电子器件100中的堆叠保护装置108的保护装置结构500的另一个替代实施例。在保护装置结构500中，横向间隔距离(x3)被减小到零，使得第三BJT 126的基极阱区域240邻接或以其它方式相邻于集电极阱区域230。在这方面，第二保护电路装置112和/或第三BJT 126的正向击穿和/或保持电压可以小于第一保护电路装置110和/或第二BJT 122的正向击穿和/或保持电压。例如，图2的实施例中的横向间隔距离(x2,x3)可以基本上彼此相等，使得堆叠保护装置108是对称的，第二装置112和/或第三BJT 126的正向击穿和/或保持电压基本上等于第一装置110和/或第二BJT 122的正向击穿和/或保持电压。相反，在图12的实施例中，堆叠保护装置108是不对称的，第二装置112和/或第三BJT 126的正向击穿和/或保持电压小于第一保护电路装置110和/或第二BJT 122的正向击穿和/或保持电压。将间隔距离减小到零(或小于零以使横向边界重叠)降低了第三BJT 126的正向击穿电压对在制造过程中的未对准的敏感度。在替代实施例中，横向间隔距离(x2)也可以减小到零，使得第二BJT 122的基极阱区域236邻接集电极阱区域224(对于图12中的实施例)或集电极阱区域236(对于图2中的实施例)。此外，在一些实施例中，横向间隔距离(x3)可以大于零而横向间隔距离(x2)小于或等于零，从而导致第三BJT 126和/或第二保护电路装置112的正向击穿和/或保持电压大于第二BJT 122和/或第一保护电路装置110的正向击穿和/或保持电压。
图13示出了适合用作图1的电子器件100中的堆叠保护装置108的保护装置结构600的另一个替代实施例。在保护装置结构600中，第三BJT 126包括阱区域630，其掺杂剂浓度不同于集电极阱区域222、224、226的掺杂剂浓度。例如，第三BJT 126可以包括N型阱区域630，其掺杂剂浓度大于或小于集电极阱区域222、224、226的掺杂剂浓度，以调整或以其它方式调节结构600的正向击穿电压，同时保持横向间隔距离(x2,x3)小于或等于零以降低对掩模未对准的敏感度。换句话说，代替改变横向间隔距离(x2,x3)，可以通过改变阱区域222、224、226、630的掺杂剂浓度来调节正向ESD保护。
为了简便起见，在本文中可能不详细描述有关半导体和/或集成电路的制造、ESD保护方案以及本主题的其它功能方面的常规技术。此外，在本文中某些术语可以仅用于参考目的，并因此并不是限制性的。例如，术语“第一”、“第二”以及用于引述结构的其它这种数字术语并不暗示序列或顺序，除非上下文明确地指示。前面的描述还涉及元件或节点或特征被“连接”或“耦接”在一起。如本文所使用的，除非有另外的明确声明，否则，“连接”指一个元件被直接接到另一元件(或者直接与其连通)，而不一定是机械地连接。同样，除非有另外的明确声明，否则“耦接”指一个元件直接或间接地接到另一元件(或直接或间接与其连通)，而不一定是机械地连接。因此，虽然附图中示出的示意图可能示出了电路元件和/或端子之间的直接电连接，但替代实施例可以采用中间电路元件和/或组件，而以一种基本相似的方式起作用。
总之，根据本发明示例实施例配置的系统、器件以及方法涉及：
在一个示例实施例中提供了用于器件的装置。该器件包括第一接口、第二接口、耦接到所述第一接口的第一保护电路装置，以及耦接在所述第一保护电路装置和所述第二接口之间的第二保护电路装置。所述第二保护电路装置包括第一晶体管和耦接到所述第一晶体管的二极管。所述第一晶体管和所述二极管电串联地配置在所述第一保护电路装置和所述第二接口之间。在一个或多个实施例中，所述第一接口包括较高电压端子，所述第二接口包括较低电压端子，并且功能电路耦接在所述较高电压端子和所述较低电压端子之间。在一个实施例中，所述二极管包括垂直PN二极管。在一个或多个实施例中，所述第一保护电路装置包括耦接到所述第一接口的第二晶体管和电串联地耦接在所述第二晶体管和所述二极管之间的第三晶体管，其中所述二极管包括耦接到所述第三晶体管的发射极的阳极和耦接到所述第一晶体管的集电极的阴极。所述第三晶体管包括耦接到所述阳极的基极，并且所述第一晶体管包括耦接到所述第二接口的第二发射极和耦接到所述第二接口的第二基极。所述第三晶体管还包括第二集电极，并且所述第二晶体管包括耦接到所述第二集电极的第三集电极，耦接到所述第一接口的第三发射极，以及耦接到所述第一接口的第三基极。
在另一个示例实施例中提供了用于半导体器件的装置。该半导体器件包括具有第一导电类型的半导体材料的基极区域，在所述基极区域内并具有与所述第一导电类型相反的第二导电类型的半导体材料的发射极区域，具有所述第二导电类型的半导体材料的集电极区域，与所述基极区域相邻并具有所述第二导电类型的半导体材料的阴极区域，以及邻接所述阴极区域并具有所述第一导电型的半导体材料的阳极区域。至少一部分所述基极区域位于所述发射极区域和所述集电极区域之间，并且所述阴极区域被电连接到所述集电极区域。在一个实施例中，所述阳极区域在所述阴极区域之上。在另一个实施例中，所述阴极区域和所述集电极区域邻接。在又另一个实施例中，所述半导体器件还包括具有所述第一导电类型的半导体材料的第二基极区域以及具有所述第二导电类型的半导体材料的第二发射极区域，其中所述阳极区域电连接到所述第二基极区域和所述第二发射极区域。所述半导体器件还可以包括具有所述第二导电类型的半导体材料的第二集电极区域，具有所述第一导电类型的半导体材料的第三基极区域，具有所述第二导电类型的半导体材料的第三发射极区域，以及具有所述第二导电类型的半导体材料的第三集电极区域。所述第二基极区域的至少一部分位于所述第二发射极区域和所述第二集电极区域之间，所述第三基极区域的至少一部分位于所述第三发射极区域和所述第三集电极区域之间，以及所述第三集电极区域电连接到所述第二集电极区域。在另外的实施例中，所述半导体器件包括较高电压端子和较低电压端子，其中所述基极区域和所述发射极区域电连接到所述较低电压端子，并且所述第三基极区域和所述第三发射极区域电连接到所述较高电压端子。所述半导体器件还可以包括与所述第三集电极区域相邻并具有所述第一导电类型的衬底分流区域，其中所述衬底分流区域电连接到所述较低电压端子。
还提供了一种制造电子器件的示例方法。所述方法包括在衬底上形成第一保护电路装置，并在所述衬底上形成第二保护电路装置，其中所述第二保护电路装置包括形成在所述衬底上的第一晶体管元件和二极管元件，并且电串联地配置所述二极管元件和所述第一晶体管元件。所述方法还包括：在所述第一保护电路装置和第一器件端子之间提供第一电连接，在所述第二保护电路装置和第二器件端子之间提供第二电连接，以及在所述第一保护电路装置和所述第二保护电路装置之间提供第三电连接，其中所述第三电连接导致所述第一保护电路装置和所述第二保护电路装置电串联地配置在所述第一器件端子和所述第二器件端子之间。在一个或多个实施例中，形成所述第二保护电路装置包括在所述衬底中形成所述第一晶体管元件的基极区域，所述基极区域具有第一导电类型，在所述基极区域内形成所述第一晶体管元件的发射极区域，所述发射极区域具有与所述第一导电类型相反的第二导电类型，在所述衬底中形成所述第一晶体管元件的集电极区域，所述集电极区域具有所述第二导电类型，其中所述基极区域的至少一部分位于所述发射极区域和所述集电极区域之间，在所述衬底中与所述基极区域相邻地形成所述二极管元件的阴极区域，所述阴极区域具有所述第二导电类型，以及在所述衬底中与所述阴极区域邻接地形成所述二极管元件的阳极区域，所述阳极区域具有所述第一导电型。在一个实施例中，形成所述阳极区域包括形成在所述阴极区域上的所述阳极区域。在另一个实施例中，形成所述第一保护电路装置包括在所述衬底中形成第二晶体管元件，所述第二晶体管元件包括第二基极区域和电连接到所述第二基极区域的第二发射极区域，以及在所述衬底中形成第三晶体管元件，所述第三晶体管元件包括第三基极区域和电连接到所述第三基极区域的第三发射极区域，其中所述第三晶体管元件的第三集电极区域电连接到所述第二晶体管元件的第二发射极区域，其中提供所述第一电连接包括在所述第一器件端子、所述第二基极区域和所述第二发射极区域之间提供所述第一电连接，提供所述第二电连接包括在所述第二器件端子、所述基极区域和所述发射极区域之间提供所述第二电连接，以及提供所述第三电连接包括在所述阳极区域、所述第三基极区域和所述第三发射极区域之间提供所述第三电连接。在另一个实施例中，形成所述基极区域包括形成与所述集电极区域相邻的所述基极区域。
虽然已经在前述详细描述中呈现了至少一个示例实施例，但应认识到，存在大量的变体。还应认识到，本文所描述的一个或多个示例实施例并不意图以任何方式限制所要求保护的主题的范围、适用性、或配置。而是，上述详细描述将给本领域所属技术人员提供便捷的路线图以用于实现所描述的一个或多个实施例。应了解，项素(element)的功能和布置可以做各种变化，而不脱离权利要求所限定的范围，其包括在提交本专利申请时已知的等同物以及可预见等同物。因此，在没有明确的相反的意图的情况下，上述的示例实施例的细节或其它限定不应该被加到权利要求中去。

Claims (20)

1.一种器件，包括：
第一接口；
第二接口；
第一保护电路装置，耦接到所述第一接口；
第二保护电路装置，耦接到所述第一保护电路装置和所述第二接口之间，所述第二保护电路装置包括：
第一晶体管；以及
二极管，耦接到所述第一晶体管，其中所述第一晶体管和所述二极管电串联地配置在所述第一保护电路装置和所述第二接口之间。
2.根据权利要求1所述的器件，其中：
所述第一接口包括较高电压端子；以及
所述第二接口包括较低电压端子。
3.根据权利要求2所述的器件，还包括耦接在所述较高电压端子和所述较低电压端子之间的功能电路。
4.根据权利要求1所述的器件，其中所述二极管包括垂直PN二极管。
5.根据权利要求1所述的器件，其中所述第一保护电路装置包括：
第二晶体管，耦接到所述第一接口；以及
第三晶体管，串联电耦接在所述第二晶体管和所述二极管之间。
6.根据权利要求5所述的器件，其中所述二极管包括：
耦接到所述第三晶体管的发射极的阳极；以及
耦接到所述第一晶体管的集电极的阴极。
7.根据权利要求6所述的器件，其中：
所述第三晶体管包括耦接到所述阳极的基极；并且
所述第一晶体管包括：
耦接到所述第二接口的第二发射极；以及
耦接到所述第二接口的第二基极。
8.根据权利要求7所述的器件，其中：
所述第三晶体管包括第二集电极；以及
所述第二晶体管包括：
耦接到所述第二集电极的第三集电极；
耦接到所述第一接口的第三发射极；以及
耦接到所述第一接口的第三基极。
9.一种半导体器件，包括：
具有第一导电类型的半导体材料的基极区域；
在所述基极区域内的半导体材料的发射极区域，所述发射极区域具有与所述第一导电类型相反的第二导电类型；
具有所述第二导电类型的半导体材料的集电极区域，其中至少一部分所述基极区域位于所述发射极区域和所述集电极区域之间；
与所述基极区域相邻的半导体材料的阴极区域，所述阴极区域具有所述第二导电类型，其中所述阴极区域电连接到所述集电极区域；以及
邻接所述阴极区域的半导体材料的阳极区域，所述阳极区域具有所述第一导电型。
10.根据权利要求9所述的半导体器件，其中所述阳极区域在所述阴极区域上面。
11.根据权利要求9所述的半导体器件，其中所述阴极区域和所述集电极区域邻接。
12.根据权利要求9所述的半导体器件，还包括：
具有所述第一导电类型的半导体材料的第二基极区域；以及
具有所述第二导电类型的半导体材料的第二发射极区域，其中所述阳极区域被电连接到所述第二基极区域和所述第二发射极区域。
13.根据权利要求12所述的半导体器件，还包括：
具有所述第二导电类型的半导体材料的第二集电极区域，其中至少一部分所述第二基极区域位于所述第二发射极区域和所述第二集电极区域之间；
具有所述第一导电类型的半导体材料的第三基极区域；
具有所述第二导电类型的半导体材料的第三发射极区域；以及
具有所述第二导电类型的半导体材料的第三集电极区域，其中：
至少一部分所述第三基极区域位于所述第三发射极区域和所述第三集电极区域之间；以及
所述第三集电极区域电连接到所述第二集电极区域。
14.根据权利要求13所述的半导体器件，还包括：
较高电压端子；以及
较低电压端子，其中：
所述基极区域和所述发射极区域电连接到所述较低电压端子；以及
所述第三基极区域和所述第三发射极区域被电连接到所述较高电压端子。
15.根据权利要求14所述的半导体器件，还包括与所述第三集电极区域相邻的衬底分流区域，所述衬底分流区域具有所述第一导电类型，其中所述衬底分流区域电连接到所述较低电压端子。
16.一种制造电子器件的方法，所述方法包括：
在衬底上形成第一保护电路装置；
在所述衬底上形成第二保护电路装置，所述第二保护电路装置包括形成于所述衬底上的第一晶体管元件和二极管元件，其中电串联地配置所述二极管元件和所述第一晶体管元件；
在所述第一保护电路装置和第一器件端子之间提供第一电连接；
在所述第二保护电路装置和第二器件端子之间提供第二电连接；以及
在所述第一保护电路装置和所述第二保护电路装置之间提供第三电连接，其中所述第三电连接导致所述第一保护电路装置和所述第二保护电路装置电串联地配置在所述第一器件端子和所述第二器件端子之间。
17.根据权利要求16所述的方法，其中形成所述第二保护电路装置包括：
在所述衬底中形成所述第一晶体管元件的基极区域，所述基极区域具有第一导电类型；
在所述基极区域内形成所述第一晶体管元件的发射极区域，所述发射极区域具有与所述第一导电类型相反的第二导电类型；
在所述衬底中形成所述第一晶体管元件的集电极区域，所述集电极区域具有所述第二导电类型，其中至少一部分所述基极区域位于所述发射极区域和所述集电极区域之间；
在所述衬底中与所述基极区域相邻地形成所述二极管元件的阴极区域，所述阴极区域具有所述第二导电类型；以及
在所述衬底中与所述阴极区域邻接地形成所述二极管元件的阳极区域，所述阳极区域具有所述第一导电类型。
18.根据权利要求17所述的方法，其中形成所述阳极区域包括形成在所述阴极区域上面的所述阳极区域。
19.根据权利要求17所述的方法，其中：
形成所述第一保护电路装置包括：
在所述衬底中形成第二晶体管元件，所述第二晶体管元件包括第二基极区域和电连接到所述第二基极区域的第二发射极区域；以及
在所述衬底中形成第三晶体管元件，所述第三晶体管元件包括第三基极区域和电连接到所述第三基极区域的第三发射极区域，其中所述第三晶体管元件的第三集电极区域电连接到所述第二晶体管元件的第二集电极区域；
提供所述第一电连接包括在所述第一器件端子、所述第二基极区域和所述第二发射极区域之间提供所述第一电连接；
提供所述第二电连接包括在所述第二器件端子、所述基极区域和所述发射极区域之间提供所述第二电连接；以及
提供所述第三电连接包括在所述阳极区域、所述第三基极区域和所述第三发射极区域之间提供所述第三电连接。
20.根据权利要求17所述的方法，其中形成所述基极区域包括形成与所述集电极区域相邻的所述基极区域。
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