CN101517727A - 使用双极晶体管基极撷取的对称阻隔的瞬态电压抑制器 - Google Patents
使用双极晶体管基极撷取的对称阻隔的瞬态电压抑制器 Download PDFInfo
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Abstract
一种用来抑制一瞬变电压的对称阻隔瞬态电压抑制器(TVS)电路，其包含有一具有电连接至两个晶体管的共用源极的基极的NPN晶体管，借此，不论正向或负向电压瞬变时，基极都将被连接至一低电位端。两个晶体管是两个本质相同的晶体管，以实现一本质对称双向压制瞬变电压。这两个晶体管还包含有具有内部电连接源极的第一与第二MOSFET晶体管。第一MOSFET晶体管还包含有一连接至高电位端的漏极与一连接至低电位端的栅极，而第二MOSFET晶体管还包含有一连接至低电位端的漏极与一连接至高电位端的栅极。
Description
发明背景
1.技术领域
本发明涉及一种瞬态电压抑制器(TVS)的电路结构与制造方法。特别涉及一种改良的对称双向阻隔的瞬态电压抑制器(TVS)的电路结构与制造方法，其具有双极晶体管基极撷取(base snatch)，用以将基极连接至低电位端。
2.先前技术
现有的设计与制造双向阻隔的瞬态电压抑制器(TVS)的技术仍然面临一个技术瓶颈，即TVS器件的基极是连接至一漂移电位端的。具体而言，双向阻隔的TVS是利用具有相同发射极-基极与集电极-基极击穿电压的对称NPN/PNP结构所构成的。然而，这样的构成方式经常导致漂移基极(floatingbase)，进而产生电压随时间发生变化的困难，即dV/dt。由于当基极是漂移的，则随时间发生的电压变化更导致漏电流的问题，即电压的变化dV/dt引起相等的电容产生充放电，其增加了漏电流。
瞬态电压抑制器(TVS)一般应用于保护集成电路，使其免受由于疏忽而不慎施加到集成电路上过大的电压而造成的损伤。集成电路一般被设计为可以超出正常电压范围运行。然而，在例如静电放电(ESD)的状况下，电快速瞬变以及闪电的状态下，无法预期与无法控制的高电压可能意外地施加到电路上。在集成电路发生这样的过电压情况下而可能发生类似损伤时，就需要TVS器件提供保护功能以避免其发生。当集成电路中所实施的器件数量增加时，就更易受到过电压的损伤，此时对TVS防护的需求也增加了。TVS的应用范例包括USB电源与数据线防护、数字影视界面、高速以太网、笔记本电脑、监视器以及平板显示器。
图1A和1B分别是TVS器件的电路图与电流-电压图。一理想的TVS是完全阻碍电流的，即零电流，当输入电压Vin小于击穿电压VBD时，漏电流最小。并且，理想化的情况下，在输入电压Vin远大于击穿电压VBD时，TVS几近于零电阻，因此瞬变电压(transient voltage)可被有效地压制。TVS可以利用PN结器件来实施，其具有当瞬变输入电压超过击穿电压时允许电流传导的击穿电压，而从达到对瞬变电压的防护。然而，如图1B所示，PN结类型的TVS不具有少数载流子(minority carrier)，并具有极差的压制性能。另一种利用双极NPN/PNP所实施的TVS，其具有双极晶体管的雪崩触发导通。基极充满少数载流子，同时双极TVS可以达到较佳的压制电压。然而，雪崩电流通过双极增益而被放大。
随着电子技术的进步，越来越多的器件与应用都需要双向TVS的防护。音频设备、ADSL、多重模式收发器与其它电子设备都需要提供双向TVS防护，因为这些电子设备装设有更易因为瞬变电压而损伤的电子元件，并且运行于更多不同类行的状态下，其瞬变电压可能产生正向或负向瞬变电压。目前，提供双向TVS最有效的技术是利用具有相同发射极-基极与集电极-基极击穿电压的对称NPN/PNP结构来实施。然而，如同先前所讨论的，在如图2A与2B所示的现有的双向TVS器件中，其分别具有对称压制或非对称压制，在这些NPN/PNP电路中的TVS的基极是被设置在漂移电位的，从而达到对称击穿。在这些实施例中，漂移基极引起dV/dt问题与漏电流问题。
因此，在电路设计与器件制造领域一直存在着一种对于能够提供解决上述问题的新颖的改良的电路结构与制造方法的需求。特别是，始终存在提供新颖的改良的TVS电路的需求，以提供双向对称阻隔瞬态电流，以达到借由NPN/PNP晶体管实现的TVS防护，其中基极始终连接至一电位端，由此解决上述的问题与困难。
发明内容
本发明的一个方面是提供一种具有连接至较低电位的基极的双向对称阻隔TVS，借此，上述的由现有双向阻隔TVS的漂移基极所引起的问题与限制将被克服。
本发明的另一个方面是提供一种具有连接至较低电位的基极的双向对称阻隔TVS，并且该TVS是通过应用集成电路制作工艺制成的侧向或垂直结构来实现的。
本发明的一个优选实施例大致公开了一种用以抑制瞬态电压的对称阻隔瞬态电压抑制器(TVS)电路。此对称阻隔瞬态电压抑制器(TVS)电路包含有一双极晶体管，其具有一电连接至两个MOS晶体管的共源极的基极，由此，在正向或负向电压瞬变时，双极晶体管的基极被连接至双极晶体管的发射极电位。在另一优选实施例中，两个MOS晶体管是两个本质上完全相同的晶体管，以实现一本质对称的双向压制瞬态电压。这两个MOS晶体管还包含有具有电性源极内连接的第一与第二MOSFET晶体管。第一MOSFET晶体管还包含有一连接至一高电位端的漏极和一连接至一低电位端的栅极，并且第二MOSFET晶体管还包含有一连接至一低电位端的漏极和一连接至高电位端的栅极。在一个实施例中，对称阻隔瞬态电压抑制器(TVS)电路包含有一NPN双极晶体管，该NPN双极晶体管具有一电连接至两个MOS晶体管的共源极的基极，一连接至高电位端的集电极以及一连接至低电位端的发射极。在另一实施例中，对称阻隔瞬态电压抑制器(TVS)电路包含有一PNP双极晶体管，该PNP双极晶体管具有一电性连接至两个MOS晶体管的共源极的基极，一连接至低电位端的集电极以及一连接至高电位端的发射极。
在另一实施例中，第一MOSFET晶体管和第二MOSFET晶体管的还包含有两个横向MOSFET晶体管，其沿半导体衬底的第一方向横向延伸，并横向设置于掺杂区域相对的两侧，该掺杂区域作为NPN晶体管的基极，该掺杂区域在半导体衬底上沿垂直于第一方向的第二方向延伸。第一与第二MOSFET晶体管被围绕于两个N型井区域之间，该两个N型井区域横向设置于掺杂区域的相对两侧，该掺杂区域作为NPN双极晶体管的基极，其中两个N型井区域被作为NPN晶体管的发射极与集电极。第一MOSFET晶体管、第二MOSFET晶体管与NPN双极晶体管都通过应用CMOS制造方法制造。
在另一优选实施例中，本发明还公开了一种如同集成电路的电子器件，其中该电子器件还包含有一对称阻隔瞬态电压抑制器(TVS)电路。TVS电路的第一MOSFET晶体管与第二MOSFET晶体管还包含有两个共享一共用源极区域的横向MOSFET晶体管，其被包围于一P型体区域中，该P型体区域作为NPN晶体管的基极。NPN晶体管还包含有一具有共用源极区域的垂直NPN晶体管，该共用源极区域作为阴极端设置于作为基极区域的P型体区域之上，并且设置于P型体区域下方的掺杂衬底层作为NPN晶体管的阳极端。第一与第二MOSFET晶体管还包含有二个横向MOSFET晶体管，并且NPN晶体管还包含有一利用DMOS制作过程制作的垂直NPN晶体管。
本发明还公开了一种制作具有集成对称阻隔瞬态电压抑制器(TVS)电路的电子器件的方法。这个方法包括电连接NPN晶体管的基极至两个晶体管的共用源极的步骤，以在正向或负向电压瞬变时将基极连接(tie)至一低电位端。该方法还包含制作两个本质相同的晶体管的步骤，以形成一本质对称双向压制瞬变电压。在一优选实施例中，本方法还包含有制作两个晶体管的步骤，并作为具有内部源极电连接的第一与第二MOSFET晶体管，用以电连接至NPN晶体管的基极。在一优选实施例中，该方法还包含将第一MOSFET晶体管的漏极连接至高电位端并将第一MOSFET晶体管的栅极连接至低电位端的步骤。本方法还包含有将第二MOSFET晶体管的漏极连接至低电位端并且将第二MOSFET晶体管的栅极连接至高电位端的步骤。在另一优选实施例中，本方法还包含沿着掺杂区域的相对两侧上的半导体衬底的第一方向，横向延伸第一MOSFET晶体管和第二MOSFET晶体管的步骤；以及沿着垂直于第一方向的第二方向在半导体衬底上延伸掺杂区域，以作为NPN晶体管的基极。在另一实施例中，本方法还包含有步骤：第一与第二MOSFET晶体管被包围在两个横向设置于掺杂区域的相对两侧上的N型井区域中，该掺杂区域作为NPN晶体管的基极；由此两个N型井作为NPN晶体管的阳极与阴极。在一具体实施例中，本方法还包含应用CMOS制程方法来制造第一和第二MOSFET晶体管以及NPN晶体管的步骤。
在本领域普通技术人员结合多幅附图阅读了后续的对于本发明优选实施方式的具体叙述后，本发明这些及其它的内容和优点都将变得显而易见。
附图说明
图1A是一现有的TVS器件的电路图，图1B是一I-V图，即电流电压对比图，用以表示TVS组件的反向特性。
图2A为具有波形图的电路图，用来描述具有无方向TVS的不对称压制的无方向器件所实现的功能。
图2B为具有波形图的电路图，用来描述具有双向TVS的对称压制的双向器件所实现的功能。
图3A与3B是本发明的具有恒定连接至双极发射极电位的基极的双向对称压制TVS的电路图。
图4是图3A所示的TVS的横向实施例的透视图。
图5是图3A所示的TVS的垂直实施例的剖视图。
图6A至6C所示是利用标准CMOS制程来制造的图4中的对称TVS器件的透视图。
具体实施方式
图3A为新的改良的TVS的电路图，其具有双向对称阻隔功能。TVS 100包含有两个MOSFET晶体管。表示为M1的第一晶体管110具有一源极端110-S，其连接至一表示为M2的第二晶体管120的源极端120-S。第一晶体管110还包含有一连接至具有电压Vcc的高电压端105的漏极端110-D，以及一连接至具有电压GND的接地端99的栅极端110-G。第二晶体管120还包含有一连接至接地端GND的漏极端，以及一连接至高电压端Vcc的栅极端。第一晶体管110与第二晶体管120的源极端的内部连接点125还通过电阻130连接至一NPN晶体管140的基极，该NPN晶体管并联于主电压端Vcc与接地端GND之间，且，其发射极连接至GND而集电极连接至Vcc。
在一正向ESD事件中，即当Vcc＞GND，第二晶体管120被导通，同时第一晶体管110被截止，并且NPN晶体管140的基极通过电阻130接地。在一负向ESD事件中，即当Vcc＜GND，第二晶体管120截止，同时第一晶体管110被导通，并且NPN晶体管140通过电阻130连接至主电压端Vcc。在这两个例子中，NPN基极都是连接至较低电位端。当瞬变电压超过预设的击穿电压时，PN结崩溃，从而将电压压制在预设的层级。达到对称式双向阻隔。不同于在现有的TVS中所实施的漂移基极，基极通过电阻130连接至一较低电位端并且大幅减少了充电与放电电流。
图3B是本发明的通过PNP双极晶体管实现的双向对称压制TVS的电路图。TVS 100’近似于图3A中的TVS 100，除了PNP具有一连接至Vcc的发射极以及一连接至GND的集电极之外。其运作原理与图3A如同。
图3A所示的双向对称阻隔TVS通过在图4中显示的横向器件实施，该横向器件位于形成在P+衬底150顶上的P型外延层155中。由外延层155所形成的两个N型井140-C与140-E横向形成于P型井140-B两侧周围，由此形成横向NPN晶体管140。P型井的部分由体接触P+区域延伸至源极区域，即，连接端125提供分布的电阻Rs 130。电阻130连接至第一与第二MOSFET晶体管110与120的源极端110-S与120-S，该第一与第二MOSFET晶体管110与120横向设置于P型井130的相对两侧。NPN晶体管140的集电极端140-C、栅极110-G与漏极120-D连接至阴极或GND端，同时，NPN晶体管140的发射极140-E、栅极120-G与漏极110-D通过双金属层接触结构(two-metal-layer contact scheme)(图中未示出)连接至阳极或Vcc。对称双向阻隔TVS可以应用标准的CMOS制造过程来便利地制造。
图5所示为另一实施例，其中，NPN晶体管140是利用一设置在P型井140-B顶部上方的N+区域120-D垂直形成的，该P型井140-B覆盖底部的N+衬底150’，其连接至接地端99。P型井140-B也作为MOS晶体管的体区域。一P+区域125紧邻的设置在两个MOSFET器件110与120的源极区域110-S与120-S旁，以作为其源极/体区域的短接触点(short contact)。因此，对称TVS电路的制作过程的方法包含有架构作为两个横向MOSFET晶体管的第一与第二MOSFET晶体管的步骤，该第一与第二MOSFET晶体管共享一共同源极区域并且第一与第二MOSFET晶体管被P型体区域所包围，该P型体区域作为NPN晶体管的基极。本方法还包含步骤：通过底部N型掺杂区域来支撑P型体区域，使两者结合；该作为基极的P型体区域介于共同源极区域之间以作为NPN晶体管的阳极，并且以底部掺杂区域作为NPN晶体管的阴极，由此在半导体衬底上形成一垂直NPN晶体管。特别的是，这个制程可起始于在N+衬底150’上方形成一N型外延层155’，然后在外延层内注入一P型井140-B。随后利用掩膜来注入形成源极区域110-S与120-S以及漏极区域110-D与120-D。栅极110-G与120-G可形成于源极/漏极注入之前或之后，其通过在一热处理所形成的栅极氧化层上毯式沉积多晶硅层，并且随后利用掩膜进行蚀刻所形成。一介电层可形成于顶端表面，随后对接触窗和P+体接触区域125进行注入。在一较佳的实施例中，制程步骤包含应用一双金属层制作过程，以此将阴极与阳极电连接到对应的半导体区域的步骤。半导体顶部表面的阳极105’与半导体底部表面的阳极105可电连接至一封装的引线框架(图中未示出)或电连接至芯片上，例如形成一由顶端降至P+衬底的P+凹陷区(sinker)(图中未示出)。
图6A至6C为一系列表示图4中所示的TVS器件通过标准CMOS制程步骤制造的透视图。在图6A中，一P+衬底205支撑一P型掺杂外延层210，该P型掺杂外延层210被注入从而形成两个N型井215的。在图6B中，首先形成一栅极氧化层225，随后沉积一多晶硅栅极层并且图案化为两个栅极部分220-1与220-2，以作为M1栅极与M2栅极。每个栅极部分分别垫衬有栅极氧化层225-1与225-2。然后，在图6C中，应用一掩膜(图中未示出)，以实现一源极与漏极注入，从而形成晶体管M1的源极与漏极区域230-S与230-D，以及晶体管M2的源极与漏极区域240-S与240-D。通过内部连接源极区域230-S与240-S，将其作为N+源极区域。该制作过程随后形成一氧化层/BPSG层(硼磷氧化层)，并且打开一P型体接触窗。对体接触窗注入以形成一掺杂P+体接触区域250。随后，沉积并图案化两金属层(图中未示出)，以完成如图4所示的TVS器件的制作过程。
尽管本发明已经通过现有的优选实施方式进行了叙述，但上述公开不能被视作对本发明的限制。本领域的技术人员在阅读了上述内容之后，对于本发明的多种变化和修改都将变得显而易见。因此，后续的权利要求应当被认为包含了所有落入本发明真正精神和范围之内的变化和修改。
Claims (30)
1.一种对称阻隔瞬态电压抑制器(TVS)电路，其包含有：
一具有电连接至两个晶体管的共用源极的基极的双极晶体管，以此，在正向或负向电压瞬变时，所述的基极连接到所述双极晶体管的发射极电位。
2.如权利要求1所述的对称阻隔瞬态电压抑制器电路，其中：
所述的两个晶体管还包含有两个本质相同的晶体管，以实现一本质对称的双向压制瞬变电压。
3.如权利要求1所述的对称阻隔瞬态电压抑制器电路，其中：
所述的两个晶体管还包含具有内部电连接源极的第一与第二MOSFET晶体管。
4.如权利要求3所述的对称阻隔瞬态电压抑制器电路，其中：
所述的第一MOSFET晶体管还包含有一连接至高电位端的漏极，与一连接至低电位端的栅极，所述的第二MOSFET晶体管还包含有一连接至低电位端的漏极，与一连接至高电位端的栅极。
5.如权利要求4所述的对称阻隔瞬态电压抑制器电路，其中：
所述的双极包含有一NPN晶体管，其具有一连接至所述低电位端的发射极，与一连接至所述高电位端的集电极。
6.如权利要求5所述的对称阻隔瞬态电压抑制器电路，其中：
所述的第一与第二MOSFET晶体管是N型沟道MOSFET晶体管。
7.如权利要求4所述的对称阻隔瞬态电压抑制器电路，其中：
所述的双极晶体管包含有一PNP晶体管，其具有一连接至所述高电位端的发射极与一连接至所述低电位端的集电极。
8.如权利要求7所述的对称阻隔瞬态电压抑制器电路，其中：
所述的第一与第二MOSFET晶体管是P型沟道MOSFET晶体管。
9.一种半导体器件，其包含有：
一第一晶体管与一第二晶体管；以及
一双极晶体管，其中所述的双极晶体管具有一电连接至所述第一与第二晶体管的共用源极的基极，借此，不论正向或负向电压瞬变，所述基极都将连接至所述双极晶体管发射极的电位，以作为一对称阻隔瞬态电压抑制器(TVS)。
10.如权利要求9所述的半导体器件，其中：
所述的第一与第二晶体管还包含有具有一内部电连接源极的第一与第二MOSFET晶体管。
11.如权利要求10所述的半导体器件，其中：
所述的第一MOSFET晶体管还包含有一连接至高电位端的漏极与一连接至低电位端的栅极，所述的第二MOSFET晶体管还包含有一连接至该低电位端的漏极与一连接至该高电位端的栅极。
12.如权利要求10所述的半导体器件，其中：
所述的双极包含有一NPN晶体管，其具有一连接至所述低电位端的发射极与一连接至所述高电位端的集电极。
13.如权利要求12所述的半导体器件，其中：
所述的第一与第二MOSFET晶体管是N型沟道MOSFET晶体管。
14.如权利要求12所述的半导体器件，其中：
所述的双极NPN晶体管包含有一横向晶体管。
15.如权利要求14所述的半导体器件，其中：
所述的第一MOSFET晶体管与所述的第二MOSFET晶体管还包含有两个横向MOSFET晶体管，其横向沿着一半导体衬底的第一方向延伸并且横向设置在一掺杂区域的相对两侧，其中所述的掺杂区域作为NPN晶体管的基极，该掺杂区域在半导体衬底上沿着垂直于所述第一方向的第二方向延伸。
16.如权利要求15所述的半导体器件，其中：
两个N型井区域横向设置于所述掺杂区域的相对两侧，该掺杂区域作为所述NPN晶体管的基极，其中所述的两个N型井区域作为所述NPN晶体管的一发射极与一集电极。
17.如权利要求16所述的半导体器件，其中：
所述的第一MOSFET晶体管与所述的第二MOSFT晶体管还包含有两个共享一共同源极区域的横向MOSFET晶体管，该源极区域由延伸至所述NPN晶体管的基极的P型体区域环绕。
18.如权利要求12所述的半导体器件，其中：
所述的NPN晶体管还包含有一垂直NPN晶体管。
19.如权利要求18所述的半导体器件，其中：
所述的第一与第二MOSFET晶体管还包含有两个横向MOSFET晶体管。
20.如权利要求18所述的半导体器件，其中：
一P型井形成于一位于N+衬底顶部上的N型外延层中，为所述第一与第二MOSFET晶体管提供一体区域，该体区域延伸至所述NPN晶体管的基极区域。
21.如权利要求20所述的半导体器件，其中：
一N+区域被注入所述P型井，为所述第二MOSFET晶体管提供漏极区域，作为所述NPN晶体管的发射极。
22.一种制造对称阻隔瞬态电压抑制器(TVS)电路的方法，其步骤包含有：
电连接一双极晶体管的基极至两个晶体管的共用源极，以在不论正向或负向电压瞬变时，连接所述基极至所述双极晶体管的发射极电位端。
23.如权利要求22所述的方法，其还包含有：
所述的两个晶体管制造为两个本质相同的晶体管，以实现本质对称双向压制瞬变电压。
24.如权利要求22所述的方法，其还包含有：
制造所述两个晶体管以作为具有内部电连接源极的第一与第二MOSFET晶体管，该内部电连接源极电连接至所述双极晶体管的基极。
25.如权利要求24所述的方法，其中：
连接所述第一MOSFET晶体管的漏极至一高电位端，并且连接所述第一MOSFET晶体管的栅极至一低电位端；以及
连接所述第二MOSFET晶体管的漏极至一低电位端，并且连接所述第二MOSFET晶体管的栅极至高电位端。
26.如权利要求24所述的方法，其中：
沿半导体衬底的第一方向，在掺杂区域的相对两侧，横向延伸所述第一MOSFET晶体管与所述第二MOSFET晶体管；以及
在该半导体衬底上，沿着垂直于所述第一方向的第二方向，延伸所述掺杂区域至所述双极晶体管的基极。
27.如权利要求26所述的方法，其中：
提供所述的双极晶体管作为一NPN晶体管。
28.如权利要求27所述的方法，其中：
提供两个横向设置于掺杂区域的相对两侧的N型井区域，该掺杂区域作为所述双极晶体管的基极；借此，所述的两个N型井作为所述双极晶体管的发射极与集电极。
29.如权利要求27所述的方法，其中：
建构所述第一与第二MOSFET晶体管为两个横向MOSFET晶体管，其共享一共用源极区域，并且所述的第一与第二MOSFET晶体管被一延伸至所述NPN晶体管的基极的P型体区域环。
30.如权利要求27所述的方法，其中：
支撑一P型井区域于一底部N+衬底上方的N型外延层中，用以延伸所述的第一与第二MOSFET的P型体区域至所述的NPN晶体管的基极，该基极介于作为集电极的N+衬底和作为NPN晶体管发射极的第二MOSFET的漏极区域之间，由此在半导体衬底中形成一垂直NPN晶体管。
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