KR101207919B1 - 결합형 트랜지스터 및 그 제조 방법 - Google Patents

결합형 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 결합형 트랜지스터는, 기판 상에, 게이트와, 상기 게이트의 일측에 형성된 제1 소스와, 상기 게이트의 타측에 형성된 제1 드레인을 포함하는 제1 MOSFET와, 상기 게이트와, 상기 제1 소스에 대향하여 상기 게이트의 일측에 형성된 제2 드레인과, 상기 제1 드레인에 대향하여 상기 게이트의 타측에 형성된 제2 소스를 포함하는 제2 MOSFET와, 상기 제1 MOSFET의 상기 제1 소스를 에미터로 사용하고, 상기 제2 MOSFET의 상기 제2 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제1 BJT와, 상기 제2 MOSFET의 상기 제2 소스를 에미터로 사용하고, 상기 제1 MOSFET의 상기 제1 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제2 BJT를 포함하여 이루어진다.
이와 같이 MOSFET과 BJT를 결합하여 동시에 사용할 수 있으므로, 두 트랜지스터의 장점을 모두 활용할 수 있다.

Description

결합형 트랜지스터 및 그 제조 방법{COMBINED TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 두 종류의 트랜지스터를 결합하는 기술에 관한 것으로, 더욱 상세하게는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과 BJT(Bipolar Junction Transistor)를 결합한 트랜지스터 및 그 제조 방법에 관한 것이다.
트랜지스터는 모든 전자 회로에 사용되고 있는 필수적인 소자이다. 트랜지스터는 여러 가지 종류가 있는데, 구조에 따라 양극성 접합 트랜지스터(BJT)와 전계 효과 트랜지스터(FET)로 나눌 수 있다.
BJT는 양극성 소자이며 전류 제어 소자이고, FET는 단극성 소자이며 전압 제어 소자이다. FET 중 최근 많이 사용되는 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)이다.
도 1에 종래의 MOSFET 트랜지스터의 구성의 일례를 개략적으로 나타내었다. 도 1에 나타낸 바와 같이, MOSFET(100)은 반도체 기판(105) 위에 형성된 게이트(101), 소스(102), 드레인(103)으로 구성된다. 게이트(101)에 전압이 인가되면 드레인(103)과 소스(102) 사이에 채널(104)이 형성되어 전하가 이동할 수 있게 된다. 예를 들어, 기판(105)이 P형 반도체이고, 소스(102)와 드레인(103)이 N형 반도체로 도핑 되면, N-채널이 형성된다.
도 2는 종래의 BJT 트랜지스터의 구성의 일례를 개략적으로 나타내었다. 도 2에 나타낸 바와 같이, BJT(200)는 기판(205) 위에 형성된 베이스(201), 에미터(202), 컬렉터(203)로 구성된다. BJT(200)는 베이스(201), 에미터(202), 컬렉터(203) 각각의 전자 농도 차이에 의해서 전류가 흐르게 된다. 예를 들어, 에미터(202)와 컬렉터(203)가 N형 반도체로 도핑 되고, 베이스(201)가 P형 반도체로 도핑 되면, N형 BJT가 된다.
상기한 2가지 트랜지스터는 각각의 장단점이 있다. MOSFET은 소비전력이 낮고 집적화가 용이한 반면, BJT는 동작속도가 빠르다는 장점이 있다. MOSFET과 BJT의 장점을 모두 이용하기 위하여, 2가지 트랜지스터를 결합하여 사용하는 방식을 고려할 수 있으나, MOSFET와 BJT는 제조 공정이 다르기 때문에 결합하는 데에 어려움이 있다. 따라서 일반적으로는 사용하고자 하는 회로에 적합한 한 종류의 트랜지스터를 선택하여 사용하게 된다.
MOSFET과 BJT를 결합한 결합형 트랜지스터에 대한 기술이 특허문헌 1에 제시되어 있다.
특허문헌 1에서는, BiCMOS 회로에 사용되는 결합된 MOS/바이폴라 트랜지스터에 대해 기재하고 있다. 그러나 특허문헌 1의 트랜지스터는 제조 공정이 복잡하고 가격이 비싸다는 단점이 있다.
따라서 용이하고 간단하게 제조할 수 있는 MOSFET과 BJT 결합 트랜지스터를 개발할 필요성이 대두된다. 본 발명의 배경이 되는 기술은 대한민국 공개특허공보 제1998-086423호(1998. 12. 05)에 기재되어 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로서, MOSFET과 BJT를 용이하게 결합한 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 결합형 트랜지스터는, 기판 상에, 게이트와, 상기 게이트의 일측에 형성된 제1 소스와, 상기 게이트의 타측에 형성된 제1 드레인을 포함하는 제1 MOSFET; 상기 게이트와 상기 제1 소스에 대향하여 상기 게이트의 일측에 형성된 제2 드레인과, 상기 제1 드레인에 대향하여 상기 게이트의 타측에 형성된 제2 소스를 포함하는 제2 MOSFET; 상기 제1 MOSFET의 상기 제1 소스를 에미터로 사용하고, 상기 제2 MOSFET의 상기 제2 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제1 BJT; 및
상기 제2 MOSFET의 상기 제2 소스를 에미터로 사용하고, 상기 제1 MOSFET의 상기 제1 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제2 BJT를 포함하여 이루어진다.
또한, 상기 게이트와 상기 베이스는 금속층을 이용하여 연결할 수도 있다.
또한, 상기 제1 MOSFET의 제1 소스 및 제1 드레인과, 상기 제2 MOSFET의 제2 소스 및 제2 드레인이 N형 반도체이면, 상기 기판은 P형 반도체일 수 있다.
또한, 상기 제1 MOSFET의 제1 소스 및 제1 드레인과, 상기 제2 MOSFET의 제2 소스 및 제2 드레인이 P형 반도체이면, 상기 기판은 N형 반도체일 수 있다.
또한, 상기 게이트와 상기 베이스 사이에는 캐패시터가 연결될 수 있다.
본 발명의 또 다른 실시예에 따른 결합형 트랜지스터는, 기판 상에, 게이트와, 상기 게이트의 일측에 형성된 제1 소스와, 상기 게이트의 타측에 형성된 제1 드레인을 포함하는 제1 MOSFET을 형성하는 단계와, 상기 제1 소스에 대향하여 상기 게이트의 일측에 형성된 제2 드레인과, 상기 제1 드레인에 대향하여 상기 게이트의 타측에 형성된 제2 소스를 포함하는 제2 MOSFET을 형성하는 단계와, 상기 제1 MOSFET의 상기 제1 소스를 에미터로 사용하고, 상기 제2 MOSFET의 상기 제2 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 제1 BJT를 형성하는 단계와, 상기 제2 MOSFET의 상기 제2 소스를 에미터로 사용하고, 상기 제1 MOSFET의 상기 제1 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 제2 BJT를 형성하는 단계를 포함한다.
본 발명에 따른 결합형 트랜지스터 및 그 제조 방법에 의하면, MOSFET과 BJT를 결합하여 동시에 사용할 수 있으므로, 두 트랜지스터의 장점을 모두 활용할 수 있다.
또한, MOSFET의 구조 내에서 BJT를 형성하므로, 결합형 트랜지스터를 용이하고 간단하게 제조할 수 있다.
또한, 2개의 대향하는 MOSFET에서 전류가 서로 반대 방향으로 흐르도록 MOSFET을 배치시킴으로써, 이들 사이에서 발생되는 상호 인덕턴스에 의해, MOSFET의 채널에 발생하는 기생 인덕턴스를 감소시킬 수 있다. 따라서 초고주파 영역에서 기생 인덕턴스로 인한 전력 손실을 줄일 수 있다.
도 1은 종래의 MOSFET의 구성을 개략적으로 나타낸 도면.
도 2는 종래의 BJT의 구성을 개략적으로 나타낸 도면.
도 3은 본 발명의 실시예에 따른 결합형 트랜지스터의 구성을 개략적으로 나타낸 도면.
도 4는 도 3의 결합형 트랜지스터에 대한 회로도를 나타낸 도면.
도 5는 도 3의 결합형 트랜지스터가 동작할 때에 전류가 흐르는 방향을 나타내는 도면.
도 6은 본 발명의 다른 실시예에 따른 결합형 트랜지스터의 구성을 개략적으로 나타낸 도면.
도 7은 도 6의 결합형 트랜지스터에 대한 회로도를 나타낸 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세하게 설명한다. 사용되는 용어들은 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 후술하는 실시예들에서 사용된 용어의 의미는, 본 명세서에 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 당업자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다.
도 3에 본 발명의 실시예에 따른 결합형 트랜지스터의 구성을 일례로서 나타내었다.
도 3에 나타낸 바와 같이, 반도체 기판(310) 위에 게이트(320)를 사이에 두고 한쪽에 제1 소스(331)와 다른 쪽에 제1 드레인(332)이 배치된 제1 MOSFET(330)가 형성되어 있다. 또한, 상기 기판(310) 상에서 상기 제1 MOSFET(330)의 아래쪽에, 상기 게이트(320)를 사이에 두고, 상기 제1 소스(331)에 대향하는 제2 드레인(341)과 상기 제1 드레인(332)에 대향하는 제2 소스(342)가 형성된 제2 MOSFET(340)이 형성되어 있다.
한편, 상기 제1 MOSFET(330)의 상기 제1 소스(331)를 에미터로 사용하고, 상기 제2 MOSFET(340)의 상기 제2 드레인(341)을 컬렉터로 사용하고, 상기 기판(310)을 베이스로 사용하면 제1 BJT(350)를 형성할 수 있다. 또한, 상기 제2 MOSFET(340)의 상기 제2 소스(342)를 에미터로 사용하고, 상기 제1 MOSFET(320)의 상기 제1 드레인(332)을 컬렉터로 사용하고, 상기 기판(310)을 베이스로 사용하면 제2 BJT(360)를 형성할 수 있다.
예를 들어, 상기 MOSFET(330, 340)이 N-채널이라고 하면, 상기 드레인과 소스(331, 332, 341, 342)는 N형 반도체이고 그 사이에 위치하는 기판(310)은 P형 반도체이기 때문에, MOSFET(330, 340) 안에 BJT(350, 360)를 형성할 수 있다.
도 4에 상기한 결합형 트랜지스터에 대한 회로도를 나타내었다. 도 4에 나타낸 바와 같이, 본 발명에 따른 MOSFET과 BJT 결합형 트랜지스터는, 드레인(D)과 컬렉터(C)를 공유하고, 소스(S)와 에미터(E)를 공유하는 구조로 되어 있다.
상기한 본 발명이 실시예에 따른 결합형 트랜지스터가 동작할 때에 전류가 흐르는 방향에 대해 도 5에 나타내었다. 도 5에 나타낸 바와 같이, 제1 MOSFET(330)에서의 전류 방향(510)과 제2 MOSFET(340)에서의 전류 방향(520)은 서로 반대 방향이며, 제1 BJT(350)에서의 전류 방향(530)과 제2 BJT(360)에서의 전류 방향(540)은 서로 반대 방향임을 알 수 있다. 즉, 서로 대향하는 MOSFET에서 전류가 서로 반대 방향으로 흐르고 있으며, 서로 대향하는 BJT에서 전류가 서로 반대 방향으로 흐르고 있다.
일반적으로 MOSFET의 채널에는 채널 저항 성분 이외에도 채널 인덕턴스 성분도 존재한다. 또한, 소스 영역에는 소스 저항과 소스 인덕턴스 성분이 존재하고, 드레인 영역에는 드레인 저항과 드레인 인덕턴스 성분이 존재한다. 이러한 인덕턴스는 기생 인덕턴스로 트랜지스터의 동작 주파수가 높을수록 임피던스가 커지게 되어 전력 손실이 발생하게 된다.
본 발명의 실시예에서는 상기한 바와 같이, 제1 MOSFET(330)과 제2 MOSFET(340)은 전류 방향이 서로 반대이므로, 마주 보는 드레인과 소스 사이, 각 채널 사이에는 상호 인덕턴스가 발생한다. 이 경우, 제1 MOSFET(330)의 전류와 제2 MOSFET(340) 전류가 서로 반대 방향이므로, 제1 소스(331)에서 발생하는 소스 인덕턴스와 제2 드레인(341)에서 발생하는 드레인 인덕턴스는 상호 인덕턴스에 의해 상쇄되거나 감소될 수 있다. 또한, 제1 드레인(332)에서 발생하는 드레인 인덕턴스와 제2 소스(342)에서 발생하는 소스 인덕턴스는 상호 인덕턴스에 의해 상쇄되거나 감소될 수 있다. 또한, 제1 MOSFET(330)의 채널 인덕턴스와 제2 MOSFET(340)의 채널 인덕턴스도 상호 인덕턴스에 의해 상쇄되거나 감소될 수 있다.
이와 같이, 본 발명의 실시예에서는 2개의 MOSFET에서 전류가 서로 반대 방향으로 흐르도록 MOSFET을 배치시킴으로써, 이들 사이에서 발생되는 상호 인덕턴스에 의해, MOSFET의 채널에 발생하는 기생 인덕턴스를 감소시킬 수 있다.
상기한 본 발명의 실시예에 따른 결합형 트랜지스터는 공지된 일반적인 트랜지스터 제조 공정을 사용하여 제조할 수 있다. 예를 들어, 반도체 웨이퍼를 이용하여, 산화막 형성 공정, 포토 리소그래피 공정, 증착 공정, 확산 또는 이온 임플란트 공정, 금속 증착 공정 등을 통하여, 상기 결합형 트랜지스터를 제조할 수 있다.
다음으로, 상기 도 3 및 4에 나타낸 본 발명의 실시예를 변형한 본 발명의 다른 실시예에 대해, 도 6 및 7을 참조하여 설명한다.
도 6에 나타낸 실시예에서는 게이트(G)와 베이스(B)를 금속층(600)을 이용해서 연결하고 있다. 이러한 도 6의 결합형 트랜지스터에 대한 회로도를 도 7에 나타내었다.
도 6 및 7에 나타낸 바와 같이, 드레인(D)과 컬렉터(C), 소스(S)와 에미터(E)가 공유되어 있고, 여기에 게이트(G)와 베이스(B)도 공유되어 있다. 이와 같이 게이트(G)와 베이스(B)를 연결하면, 게이트(G)와 베이스(B)를 하나로 제어할 수 있다.
또한, 게이터(G)와 베이스(B) 사이에는 캐패시터로 연결될 수 있다. 캐패시터는 DC 성분을 차단하기 때문에 게이터(G)와 베이스(B) 각각에 서로 다른 바이어스를 공급할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예에 따른 MOSFET과 BJT를 결합한 트랜지스터 구조에 의하면, MOSFET과 BJT를 동시에 사용할 수 있으므로, 두 트랜지스터의 장점을 모두 활용할 수 있다.
이상에서 본 발명은 도면을 참조하면서 기술되는 바람직한 실시예를 중심으로 설명되었지만 이에 한정되는 것은 아니다. 따라서 본 발명은 기재된 실시예로부터 도출 가능한 자명한 변형예를 포괄하도록 의도된 특허청구범위의 기재에 의해 해석되어져야 한다.
100, 330, 340 : MOSFET
200, 350, 360 : BJT
101, 320 : MOSFET의 게이트
102, 331, 342 : MOSFET의 소스
103, 332, 341 : MOSFET의 드레인
104 : MOSFET의 채널
105, 205, 310 : 기판
201 : BJT의 베이스
202 : BJT의 에미터
203 : BJT의 컬렉터
510, 520, 530, 540 : 전류 방향
600 : 금속층

Claims (10)

  1. 기판 상에, 게이트와, 상기 게이트의 일측에 형성된 제1 소스와, 상기 게이트의 타측에 형성된 제1 드레인을 포함하는 제1 MOSFET;
    상기 게이트와, 상기 제1 소스에 대향하여 상기 게이트의 일측에 형성된 제2 드레인과, 상기 제1 드레인에 대향하여 상기 게이트의 타측에 형성된 제2 소스를 포함하는 제2 MOSFET;
    상기 제1 MOSFET의 상기 제1 소스를 에미터로 사용하고, 상기 제2 MOSFET의 상기 제2 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제1 BJT; 및
    상기 제2 MOSFET의 상기 제2 소스를 에미터로 사용하고, 상기 제1 MOSFET의 상기 제1 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 형성된 제2 BJT를 포함하는 결합형 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트와 상기 베이스를 금속층을 이용하여 연결하는 결합형 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 MOSFET의 제1 소스 및 제1 드레인과, 상기 제2 MOSFET의 제2 소스 및 제2 드레인은 N형 반도체이고,
    상기 기판은 P형 반도체인 결합형 트랜지스터.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 MOSFET의 제1 소스 및 제1 드레인과, 상기 제2 MOSFET의 제2 소스 및 제2 드레인은 P형 반도체이고,
    상기 기판은 N형 반도체인 결합형 트랜지스터.
  5. 제1항 또는 제2항에 있어서,
    상기 게이트와 상기 베이스 사이에는 캐패시터가 연결되는 결합형 트랜지스터.
  6. 기판 상에, 게이트와, 상기 게이트의 일측에 형성된 제1 소스와, 상기 게이트의 타측에 형성된 제1 드레인을 포함하는 제1 MOSFET을 형성하는 단계;
    상기 제1 소스에 대향하여 상기 게이트의 일측에 형성된 제2 드레인과, 상기 제1 드레인에 대향하여 상기 게이트의 타측에 형성된 제2 소스를 포함하는 제2 MOSFET을 형성하는 단계;
    상기 제1 MOSFET의 상기 제1 소스를 에미터로 사용하고, 상기 제2 MOSFET의 상기 제2 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 제1 BJT를 형성하는 단계; 및
    상기 제2 MOSFET의 상기 제2 소스를 에미터로 사용하고, 상기 제1 MOSFET의 상기 제1 드레인을 컬렉터로 사용하고, 상기 기판을 베이스로 사용하여 제2 BJT를 형성하는 단계를 포함하는 결합형 트랜지스터의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 게이트와 상기 베이스를 금속층을 이용하여 연결하는 결합형 트랜지스터의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제6항 또는 제7항에 있어서,
    상기 제1 MOSFET의 제1 소스 및 제1 드레인과, 상기 제2 MOSFET의 제2 소스 및 제2 드레인은 N형 반도체로 형성하고,
    상기 기판은 P형 반도체로 형성하는 것을 특징으로 하는 결합형 트랜지스터의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제6항 또는 제7항에 있어서,
    상기 제1 MOSFET의 제1 소스 및 제1 드레인과, 상기 제2 MOSFET의 제2 소스 및 제2 드레인은 P형 반도체로 형성하고,
    상기 기판은 N형 반도체로 형성하는 결합형 트랜지스터의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항 또는 제7항에 있어서,
    상기 게이트와 상기 베이스 사이에 캐패시터를 연결하는 결합형 트랜지스터의 제조 방법.
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