TW201344908A - 互補金屬氧化物半導體的電晶體及半導體裸晶 - Google Patents

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Abstract

本申請公開了用於高電壓操作的具有隔離體的電晶體及半導體裸晶的各種實施方案。在一個例示性實施方案中，這樣的電晶體包括具有第一導電類型的深井注入物，此深井注入物設置於具有與第一導電類型相反的第二導電類型的基底之上。此電晶體包括第一導電類型的源側井和汲側井。源側井和汲側井電耦合至深井注入物。深井注入物、源側井和汲側井將電晶體的體與基底電絕緣。

Description

互補金屬氧化物半導體的電晶體及半導體裸晶
本申請總體涉及互補金屬氧化物半導體(CMOS)的電晶體及半導體裸晶，具體而言涉及具有隔離體的電晶體及半導體裸晶。
互補金屬氧化物半導體(CMOS)技術廣泛應用於現代電子學技術領域以提供控制邏輯。標準CMOS邏輯電晶體通常為低電壓器件。另一方面，諸如那些提供功率切換和電壓調節的功率電晶體則通常為高電壓金屬氧化物半導體場效應電晶體(MOSFET)，如橫向擴散金屬氧化物半導體(LDMOS)電晶體。通常，高電壓功率電晶體與CMOS邏輯電晶體裝配在相同半導體裸晶(裸片，die)上。
隨著人們對現代電子系統的性能要求越來越嚴格，影響器件密度和雜訊靈敏度的因素也變得越來越重要。此外，在功率應用如電壓調節中，在相同半導體裸晶上的低電壓CMOS電晶體和高電壓MOSFET的存在可對作為開關使用的高電壓MOSFET提出重大挑戰。
如至少結合一幅圖所示的和/或描述的以及如以下更為詳盡地陳述的那樣，本公開涉及一種用於高電壓操作的具有隔離體的電晶體。
本申請的一個方面，提供一種電晶體，包括：具有第一導電類型的深井(井，well)注入物(注入，注入體，implant)，設置於具有與所述第一導電類型相反的第二導電類型的基底之上；所述第一導電類型的源側井和汲側井，所述源側井 和所述汲側井電耦合至所述深井注入物；所述深井注入物、所述源側井和所述汲側井將所述電晶體的本體與所述基底電絕緣。
優選地，根據本申請的電晶體，其中，所述電晶體為LDMOS電晶體。
優選地，根據本申請的電晶體，其中，所述汲側井為所述LDMOS電晶體的汲極延伸區。
優選地，根據本申請的電晶體，其中，所述汲側井包括汲側隔離體。
優選地，根據本申請的電晶體，還包括源側隔離體，設置於所述電晶體的源極和所述源側井之間，所述源極具有所述第一導電類型。
優選地，根據本申請的電晶體，還包括高摻雜體接觸件，具有所述第二導電類型，且設置於所述源側隔離體和所述源側井之間。
優選地，根據本申請的電晶體，其中，所述第一導電類型為N型且所述第二導電類型為P型。
優選地，根據本申請的電晶體，還包括金屬閘極，設置於所述電晶體的所述本體上的高-k介電層之上。
優選地，根據本申請的電晶體，還包括多晶矽柵，設置於所述電晶體的所述本體之上的柵氧化層之上。
優選地，根據本申請的電晶體，其中，所述多晶矽柵為輕度摻雜多晶矽柵。
本申請的另一方面，提供一種電晶體，包括：設置於P型基底中的深N井；電耦合至所述深N井的源側N井和汲側N井；設置於所述汲側N井中的汲側隔離體，所述汲側隔離 體與所述電晶體的閘極基本上齊平(對準，align)；所述深N井、所述源側N井和所述汲側N井將所述電晶體的本體與所述P型基底電絕緣。
優選地，根據本申請的電晶體，其中，所述電晶體為LDMOS電晶體。
優選地，根據本申請的電晶體，還包括源側隔離體，設置於所述電晶體的N型源極和所述源側N井之間。
優選地，根據本申請的電晶體，還包括高度摻雜P型本體接觸，設置於所述源側隔離體和所述源側N井之間。
本申請的再一方面，提供一種半導體裸晶，包括：高電壓電晶體和低電壓器件；所述高電壓電晶體包括：具有第一導電類型的深井注入物，設置於具有與所述第一導電類型相反的第二導電類型的所述半導體裸晶基底之上；所述第一導電類型的源側井和汲側井，所述源側井和所述汲側井電耦合至所述深井注入物；所述深井注入物、所述源側井和所述汲側井將所述高電壓電晶體的本體與所述半導體裸晶的所述基底電絕緣。
優選地，根據本申請的半導體裸晶，其中，對所述高電壓電晶體的所述本體進行偏壓用以進行高電壓操作。
優選地，根據本申請的半導體裸晶，其中，所述高電壓電晶體為LDMOS電晶體。
優選地，根據本申請的半導體裸晶，其中，所述高電壓電晶體的所述源側井包括源側隔離體，與所述高電壓電晶體的閘極齊平。
優選地，根據本申請的半導體裸晶，其中，所述高電壓電晶體還包括源側隔離體，設置於所述高電壓電晶體的源極 和所述源側井之間，所述源極具有所述第一導電類型。
優選地，根據本申請的半導體裸晶，還包括高度摻雜本體接觸，具有所述第二導電類型，且設置於所述源側隔離體和所述源側井之間。
以下描述包含涉及本公開實施方案的具體資訊。本申請的附圖及所附的具體描述僅針對例示性實施方案。除另有說明外，圖中的相同或相應元件由相同或相應參考號表示。此外，本申請中的附圖及圖示說明通常不按比例，並不用來對應於實際的相對尺寸。
圖1示出了橫向擴散金屬氧化物半導體(LDMOS)電晶體100的橫截面圖。LDMOS電晶體100被表示為n-通道金屬氧化物半導體(NMOS)場效應電晶體(FET)，裝配(製作)在半導體晶圓(wafer)或裸晶(裸片，die)的P型基底上。LDMOS電晶體100包括源極106、源極延伸(source extension)116、汲極108以及汲極延伸井118，汲極延伸井118包括淺溝槽隔離(STI)本體120。LDMOS電晶體100也包括閘極結構，閘極結構包括設置於閘極介電層112之上的閘極110，以及隔離層(隔離物，spacer)114。LDMOS電晶體100還包括本體區104，設置在閘極結構之下，並設置於源極延伸116和汲極延伸井118之間。根據圖1所示的實施方案，源極延伸116、汲極延伸井118以及STI本體120在閘極110之下延伸。
STI本體120與汲極延伸井118的組合能夠使LDMOS電晶體100具有比標準對稱配置的MOSFET更高的崩潰電壓。更為具體地，由於汲極延伸井118和STI本體120的存在 導致汲極108至源極106的電阻增加，使得LDMOS電晶體100對電壓擊穿現象具有更強的抵抗力。例如，與標準對稱配置的MOSFET相比，LDMOS 100更不容易遭受突崩崩潰和穿隧效應。
儘管與標準對稱配置的MOSFET相比，LDMOS電晶體100具有更高的崩潰電壓，但在一些情況下用LDMOS電晶體100作為高邊開關(high-side switch)的實施方案還可能行不通。這可以是當低電壓互補金屬氧化物半導體(CMOS)器件也裝配在P型基底(substrate)102上的情況。如圖1所示，源極106與P型基底102形成p-n接面(junction)，而本體區104則電束縛(tie)於P型基底102。因此，不可能拉高源極106和本體區104而不影響到設置在P型基底102中的其他器件。此外，即使當被用作低邊開關時，LDMOS 100相對高電壓的操作也可能生成足以影響裝配在P型基底102中的低電壓CMOS器件的雜訊。例如，操作電壓為大約3V至大約5V的LDMOS器件100可能會對操作電壓為大約1V的CMOS邏輯器件產生不希望的雜訊電平。
轉到圖2A，圖2A示出了具有高電壓操作用的隔離體205的LDMOS電晶體201的一個例示性實施方案的橫截面圖。LDMOS電晶體201，其可實現為NMOS或p-通道MOS(PMOS)器件，適合用於模擬或射頻(RF)應用中，如在移動電話功率放大器(PA)中。針對LDMOS電晶體201的其他例示性應用包括用於電源管理單元(PMU)、或用於無線區域網路功率放大器(WLAN PA)。
應強調的是圖2A中呈現出的具體特徵只作為例示性實施例的部分，如此具體的說明有助於概念性澄清。為了強調 概念性澄清，應理解圖2A以及後續的圖2B、3、4和5所示的結構和特徵均未按比例繪出。另外，具體細節如由LDMOS電晶體201表示的半導體器件的類型、其整體佈局以及以展現特徵的具體尺寸僅提供作為實例而已。此外，儘管圖2A中將LDMOS電晶體201以NMOS器件為特徵來描述，但更為常見的是根據本發明原理的半導體器件可實現為NMOS或PMOS器件。另外，在一些實施方案中，本申請公開的原理可實現為裝配一個或多個本質不同的器件類型如BiCMOS器件。
如圖2A所示，LDMOS電晶體201裝配在半導體晶圓或裸晶(裸片，die)的P型基底202中。P型基底202可以是形成於半導體晶圓或裸晶中的P井、或生長在半導體晶圓或裸晶上的P型延伸層。LDMOS電晶體201包括源極206、源極延伸216、汲極208、作為汲極延伸區的汲側N井218、以及設置於汲側N井218中的汲側隔離體220。LDMOS電晶體201也包括設置於閘極介電層212之上的閘極210、以及鄰接閘極210的源側和汲側各自末端的隔離層(隔離物)214。根據圖2A所示的實施方案，源極延伸216以及汲側N井218在閘極210之下延伸。然而，汲側隔離體220顯示為與閘極210的汲側末端齊平(對準，align)，因此不在閘極210之下延伸。
LDMOS電晶體201還顯示為包括源側N井236以及電耦合至源側N井236和汲側N井218的深N井注入物(注入，注入體，implant)230。深N井注入物230、源側N井236和汲側N井218的電耦合佈置為隔離體205提供電隔離。因此，P型隔離體205與P型基底202電絕緣。深N井注入物 230、源側N井236和汲側N井218的電耦合佈置也可遮罩裝配在P型基底202上的其他器件免受雜訊。例如，隔離體205可使裝配在P型基底202中的CMOS邏輯器件基本上遮罩掉操作電壓為大約3V至大約5V的LDMOS電晶體201產生的雜訊。圖2A中還示出了設置於源極206與源側N井236之間的源側隔離體232，以及設置於源側隔離體232與源側N井236之間的本體接觸(觸點，接觸)234。
源極206和汲極208被描述為重度摻雜N型區，可通過用N型摻雜劑如砷(As)或磷(P)注入P型隔離體205來製成。閘極210可由輕度摻雜(例如LDD)或重度摻雜的導電多晶矽製成。合適閘極材料的其他實例為閘極金屬，其在NMOS實施方案的情況下可包括諸如鉭(Ta)、氮化鉭(TaN)或氮化鈦(TiN)的金屬。
閘極210設置在閘極介電層212之上，其可實現為柵氧化層如二氧化矽(SiO2)。適合與高度摻雜多晶矽柵結合用作閘極介電層212的閘極介電層材料的其他實例可以包括氮化矽(Si3N4)或(矽)氮氧化物。適合與LDD摻雜多晶矽柵或金屬閘極結合用作閘極介電層212的閘極介電層材料的實例包括高介電常數(高-k)金屬氧化物，如氧化鉿(HfO2)、氧化鋯(ZrO2)。應指出的是“高-k介電”特性是指具有比二氧化矽的介電常數高如十(10)或以上的介電常數的介電材料。隔離層214可用本領域中已知的任何合適技術由任何合適的介電材料製成。例如，可利用化學氣相沉積(CVD)工藝由二氧化矽或氮化矽製成隔離層214。
深N井注入物230、源側N井236、源極延伸216和汲側N井218可以是輕度摻雜N型區，可通過用N型摻雜劑如 砷或磷注入P型基底202來製成。源側隔離體232和汲側隔離體220可由任何合適的介電材料製成，且可以是由二氧化矽或正矽酸四乙酯(TEOS)形成的STI結構。本體接觸234被描述為重度摻雜P型區，並可通過用P型摻雜劑如硼(B)注入P型隔離體205製成。本體接觸234可相對於P型基底202以及相對於裝配在P型基底202中的其他器件，用於將隔離體205的操作電壓偏置為高(或低)電壓。因此，具有隔離體205的LDMOS電晶體201可用於高電壓操作，如用於高邊開關。
可採用目前包括在許多CMOS鑄造(foundry)工藝流程中的工藝步驟製成LDMOS電晶體201。於是，有利的是可按照傳統對稱配置CMOS器件的製造方法來生產LDMOS電晶體201。因此，如圖2B所示，LDMOS電晶體201可與COMS邏輯集成在單片上，如可裝配在包括低電壓電晶體203的半導體裸晶240上。
圖2B示出了包括低電壓電晶體203和圖2A所示LDMOS電晶體201的例示性半導體裸晶240的部分橫截面圖。以上參考圖2A已說明了LDMOS電晶體201的特徵。低電壓電晶體203包括源極207、源極延伸217、汲極209、汲極延伸219、設置於閘極介電層213之上的閘極211、以及形成於閘極211的源側和汲側各自末端上隔離層215。圖2B中還示出了低電壓電晶體203的本體區204以及將低電壓電晶體203的源極207與汲極208和LDMOS電晶體201的汲側N井218電絕緣的隔離體238。
可同時採用基本上相同的材料並利用基本上相似的工藝步驟製成LDMOS電晶體201和低電壓電晶體203的相應特 徵。因此，可用基本上相同濃度的基本上相同的摻雜劑基本上同時地注入源極206和207以及汲極208和209。此外，可採用較低濃度的相同導電類型的摻雜劑分別注入源側N井236、源極延伸216和217、汲側N井218以及汲極延伸219。
注入裝配在半導體裸晶240上PMOS器件的高度摻雜的源區和漏區的同時，可製成本體接觸234(在圖2B中未示出PMOS器件)。可基本上同時地製成可能全部為STI結構的源側隔離體232、汲側隔離體220和隔離體238。可採用相同或類似材料和技術同時地製成各個閘極210和211、閘極介電層212和213以及隔離層214和215。此外，利用現有的CMOS工藝技術可將深N井注入物230引入P型基底202中。
低電壓電晶體203可以是CMOS邏輯器件。如圖2B所示，低電壓電晶體203的本體區204電耦合至P型基底202並與P型基底202共用電位。由於深N井注入物230、源側N井236和汲側N井218的電耦合，在不影響P型基底202的電位的情況下，可對LDMOS電晶體201的隔離體205進行偏壓。此外，深N井注入物230、源側N井236和汲側N井218的電耦合可為低電壓電晶體203遮罩掉由LDMOS電晶體201的高電壓操作產生的雜訊。如此，可對LDMOS電晶體201的隔離體進行偏壓以進行高電壓操作，而基本上不影響或完全不影響低電壓電晶體203的性能。
參考圖3，圖3示出了具有用於高電壓操作的隔離體305的LDMOS電晶體301的另一例示性實施方案的橫截面圖。LDMOS電晶體301大體對應於圖2A和2B中的LDMOS電晶體201。此外，由參考數位指定的LDMOS電晶體301的 特徵可以具有上述LDMOS電晶體201的相應特徵的任何特性。
與LDMOS電晶體201一樣，LDMOS電晶體301實現為NMOS器件。但與LDMOS電晶體201不一樣，LDMOS電晶體301省略了對應於汲側隔離體220的汲側隔離體。如此，與LDMOS電晶體201相比，LDMOS電晶體301具有降低的對電壓擊穿的抵抗力。但是，本體接觸334可相對於P型基底302以及相對於裝配在P型基底302中的其他器件，將隔離體305的操作電壓偏置為高(或低)電壓。因此，具有隔離體305的LDMOS電晶體301可用作高電壓操作，如高邊開關。
可採用許多目前包括在用來製造NMOS器件的CMOS鑄造工藝流程中的工藝步驟來製成LDMOS電晶體301。於是，有利的是可按照傳統對稱配置CMOS器件的製造方法來生產LDMOS電晶體301。因此，與圖2A和2B中所示的LDMOS電晶體201一樣，LDMOS電晶體301可與COMS邏輯集成在單片上，配備在公共半導體裸晶上。
圖4示出了具有高電壓操作用隔離體405的LDMOS電晶體401的再一例示性實施方案的橫截面圖。LDMOS電晶體401裝配在半導體晶圓或裸晶的N型基底402中。N型基底402可以是形成於半導體晶圓或裸晶中的N井、或生長在半導體晶圓或裸晶上的N型延伸層。LDMOS電晶體401包括源極406、源極延伸416、汲極408、作為汲極延伸區的汲側P井418、以及設置於汲側P井418中的汲側隔離體420。LDMOS電晶體401也包括設置於閘極介電層412之上的閘極410以及鄰接閘極410的源側和汲側各自末端的隔離層 414。根據圖4所示的實施方案，源極延伸416以及汲側P井418在閘極410之下延伸。但是，汲側隔離體420顯示為與閘極410的汲側末端齊平，因此不在閘極410之下延伸。
LDMOS電晶體401還顯示為包括源側P井436以及電耦合至源側P井436和汲側P井418的深P井注入物430。深P井注入物430、源側P井436和汲側P井418的電耦合佈置為隔離體405提供電絕緣。因此，N型隔離體405與N型基底402電絕緣。深P井注入物430、源側P井436和汲側P井418的電耦合佈置也可為裝配在N型基底402上的其他器件遮罩雜訊。例如，隔離體405可使裝配在N型基底402中的CMOS邏輯器件基本上遮罩由LDMOS電晶體401產生的噪音。圖4中還示出了設置於源極406和源側P井436之間的源側隔離體432以及設置於源側隔離體432和源側P井436之間的本體接觸434。
源極406和汲極408被描述為重度摻雜P型區，可通過用P型摻雜劑如硼(B)注入N型隔離體405來製成。閘極410可由LDD摻雜或重度摻雜的導電多晶矽製成。合適閘極材料的其他實例為閘極金屬，其在PMOS實施方案的情況下可包括諸如鉬(Mo)、釕(Ru)或氮化碳化鉭(tantalum carbide nitride)(TaCN)的金屬。
閘極410設置在閘極介電層412之上，其可實現為柵氧化層如二氧化矽(SiO2)。適合與高度摻雜多晶矽柵結合用作閘極介電層412的閘極介電層的其他實例包括氮化矽(Si3N4)或(矽)氮氧化物。適合與LDD摻雜多晶矽柵或金屬閘極結合用作閘極介電層412的介電材料的實例包括高-k金屬氧化物，如氧化鉿(HfO2)、氧化鋯(ZrO2)等。隔離層414 可用本領域中已知的任何合適技術由任何合適的介電材料製成。例如，可利用CVD工藝由二氧化矽或氮化矽形成隔離層414。
深P井注入物430、源側P井436、源極延伸416和汲側P井418可以是輕度摻雜P型區，可通過用P型摻雜劑如硼注入N型基底402來製成。源側隔離體432和汲側隔離體420可由任何合適的介電材料製成，且可以是由二氧化矽或TEOS形成的STI結構。本體接觸434被描述為重度摻雜N型區，可通過用N型摻雜劑如砷(As)或磷(P)注入N型隔離體405製成。本體接觸434可相對於N型基底402以及相對於裝配在N型基底402中的其他器件，將隔離體405的操作電壓偏置為高(或低)電壓。
可採用許多目前包括在用來製造PMOS器件的CMOS鑄造工藝流程中的工藝步驟來製成LDMOS電晶體401。於是，有利的是可按照傳統對稱配置CMOS器件的製造方法來生產LDMOS電晶體401。因此，與圖2A和2B中所示的LDMOS電晶體201一樣，LDMOS電晶體401可與COMS邏輯集成在單片上，配備在公共半導體裸晶上。
繼續參照圖5，圖5示出了包括例示性半導體裸晶540的例示性電子系統500，此例示性半導體裸晶540至少利用一個用於高電壓操作的具有隔離體的電晶體。除半導體裸晶540之外，電子系統500還包括例示性模組520和530；包括積體電路(IC)552的積體電路(IC)晶片550；以及離散元件560和570，位於印刷電路板(PCB)510中並通過此印刷電路板(PCB)510互連。在一個實施方案中，電子系統500可包括多於一個印刷電路板。
模組520和530安裝在印刷電路板510上且各自可為中央處理單元(CPU)、圖形控制器、數位信號處理器(DSP)、專用積體電路(ASIC)或現代電子線路板中採用的任何其他類型的模組。印刷電路板510可包括大量用來互連模組520和530的連接跡線(trace)(圖5中未示出)、半導體裸晶540、離散元件560和570以及IC晶片550。
半導體裸晶540對應於圖2B中的半導體裸晶240，且可用在模擬或RF應用中，如PMU、移動電話PA或WLAN PA。安裝在印刷電路板510上的離散元件560和570可各自為離散濾波器、運算放大器、半導體器件如電晶體或二極體等、天線元件、電感器、電容器或電阻器。此外，在一些實施例中，離散元件560和570可自身利用如本申請中公開的具有高電壓操作用隔離體的電晶體。
因此，本申請公開了深井注入物以及電耦合至深井注入物的源側井和汲側井來製成一種電晶體，此種電晶體具有將其與其所在基底電絕緣的本體。借助於此隔離體，電晶體可在作為高電壓功率器件使用的同時成為低雜訊器件。此外，這樣的隔離體使得電晶體能夠在作為高邊開關使用的同時，基本上不影響定位於共用裸晶上的其他器件的電位。另外，利用現有的CMOS工藝流程便可實現本優點，使得高電壓器件與CMOS器件的集成既高效又經濟。因此，在不增加現有半導體器件製造工藝成本或複雜性的情況下，本解決方案提高了設計的靈活性。
通過上述說明，顯而易見的是在不背離本申請概念(構思)範圍的情況下，本申請中描述的概念(構思)可通過各種技術實現。此外，儘管具體參考了特定實施方案來說明這 些概念(構思)，但本領域普通技術人員應認識到在不背離這些概念範圍的前提下，可進行形式和細節上的修改。同樣地，描述說明的實施方案無論從什麼角度上講都只是說明之用而非限制。還應理解的是本申請並不限於上述具體實施方案，相反在不背離本公開範圍的前提下可進行多種調整、修改和替換。
100、201、301、401‧‧‧橫向擴散金屬氧化物半導體電晶體
104‧‧‧本體區
106、206、207、306、406‧‧‧源極
108、208、209、308、408‧‧‧汲極
110、210、211、310、410‧‧‧閘極
112、212、213、312、412‧‧‧閘極介電層
114、214、215、314、414‧‧‧隔離層
116、216、316、416‧‧‧源極延伸
118‧‧‧汲極延伸井
120‧‧‧本體
202、302、402‧‧‧P型基底
203‧‧‧低電壓電晶體
204‧‧‧本體區
205、238、305、405‧‧‧隔離體
218、318、418‧‧‧汲側N井
219‧‧‧汲極延伸
220‧‧‧汲側隔離體
230、330、430‧‧‧深N井注入物
232、332、432‧‧‧源側隔離體
234、334、434‧‧‧本體接觸
236、336、436‧‧‧源側N井
240、540‧‧‧半導體裸晶
500‧‧‧電子系統
510‧‧‧印刷電路板
520、530‧‧‧模組
550‧‧‧積體電路晶片
552‧‧‧積體電路
560、570‧‧‧離散元件
圖1示出了橫向擴散金屬氧化物半導體電晶體的橫截面圖。
圖2A示出了用於高電壓操作的具有隔離體的橫向擴散金屬氧化物半導體電晶體的一個例示性實施方案的橫截面圖。
圖2B示出了包括低電壓電晶體和圖2A所示的橫向擴散金屬氧化物半導體電晶體的例示性半導體裸晶(裸片)的部分橫截面圖。
圖3示出了用於高電壓操作的具有隔離體的橫向擴散金屬氧化物半導體電晶體的另一例示性實施方案的橫截面圖。
圖4示出了用於高電壓操作的具有隔離體的橫向擴散金屬氧化物半導體電晶體的再一例示性實施方案的橫截面圖。
圖5示出了包括例示性半導體裸晶的例示性電子系統圖，此例示性半導體裸晶利用至少一個用於高電壓操作的具有隔離體的電晶體。
201‧‧‧橫向擴散金屬氧化物半導體電晶體
202‧‧‧P型基底
205‧‧‧隔離體
206‧‧‧源極
208‧‧‧汲極
210‧‧‧閘極
212‧‧‧閘極介電層
214‧‧‧隔離層
216‧‧‧源極延伸
218‧‧‧汲側N井
220‧‧‧汲側隔離體
230‧‧‧深N井注入物
232‧‧‧源側隔離體
234‧‧‧本體接觸
236‧‧‧源側N井

Claims (10)

  1. 一種電晶體，包括：具有第一導電類型的深井注入物，設置於具有與所述第一導電類型相反的第二導電類型的基底之上；所述第一導電類型的源側井和汲側井，所述源側井和所述汲側井電耦合至所述深井注入物；所述深井注入物、所述源側井和所述汲側井將所述電晶體的本體與所述基底電絕緣。
  2. 如申請專利範圍第1項所述的電晶體，其中，所述電晶體為橫向擴散金屬氧化物半導體電晶體。
  3. 如申請專利範圍第2項所述的電晶體，其中，所述汲側井為所述橫向擴散金屬氧化物半導體電晶體的汲極延伸區。
  4. 如申請專利範圍第1項所述的電晶體，其中，所述汲側井包括汲側隔離體。
  5. 一種電晶體，包括：設置於P型基底中的深N井；電耦合至所述深N井的源側N井和汲側N井；設置於所述汲側N井中的汲側隔離體，所述汲側隔離體與所述電晶體的閘極基本上齊平；所述深N井、所述源側N井和所述汲側N井將所述電晶體的本體與所述P型基底電絕緣。
  6. 如申請專利範圍第5項所述的電晶體，其中，所述電晶體為橫向擴散金屬氧化物半導體電晶體。
  7. 如申請專利範圍第5項所述的電晶體，還包括源側隔離體，設置於所述電晶體的N型源極和所述源側N井之間。
  8. 如申請專利範圍第7項所述的電晶體，還包括高度摻雜P型本 體接觸，設置於所述源側隔離體和所述源側N井之間。
  9. 一種半導體裸晶，包括：高電壓電晶體和低電壓器件；所述高電壓電晶體包括：具有第一導電類型的深井注入物，設置於具有與所述第一導電類型相反的第二導電類型的所述半導體裸晶基底之上；所述第一導電類型的源側井和汲側井，所述源側井和所述汲側井電耦合至所述深井注入物；所述深井注入物、所述源側井和所述汲側井將所述高電壓電晶體的本體與所述半導體裸晶的所述基底電絕緣。
  10. 如申請專利範圍第9項所述的半導體裸晶，其中，所述高電壓電晶體為橫向擴散金屬氧化物半導體電晶體。
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