KR101409922B1 - 고전압 동작을 위한 격리체를 갖는 트랜지스터 - Google Patents

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Abstract

본 출원은 고전압 동작에 대한 격리체를 갖는 트랜지스터의 여러 구현들을 개시한다. 하나의 예시적인 구현에서, 그와 같은 트랜지스터는 제 1 도전성 타입과 반대의 제 2 도전성 타입을 갖는 기판에 배치된 제 1 도전성 타입을 갖는 깊은 웰 임플란트를 포함한다. 트랜지스터는 제 1 도전성 타입의 소스-측 웰 및 드레인-측 웰을 포함한다. 소스-측 웰 및 드레인-측 웰은 깊은 웰 임플란트에 전기적으로 결합된다. 깊은 웰 임플란트, 소스-측 웰, 및 드레인-측 웰은 기판으로부터 트랜지스터의 몸체를 격리시킨다.

Description

고전압 동작을 위한 격리체를 갖는 트랜지스터{TRANSISTOR HAVING AN ISOLATED BODY FOR HIGH VOLTAGE OPERATION}
본 출원은 고전압 동작을 위한 격리체(isolated body)를 갖는 트랜지스터에 관한 것이다.
CMOS(complementary-metal-oxide-semiconductor) 기술은 현대 전자장치에 제어 로직을 제공하는데 폭 넓게 사용된다. 표준 CMOS 로직 트랜지스터들은 통상적으로 낮은 전압 장치들이다. 반면에, 전력 트랜지스터 스위칭 및 전압 조절을 제공하는 것과 같은 전력 트랜지스터들은 통상적으로 LDMOS(lateral diffused metal-oxide-semiconductor) 트랜지스터들과 같은 MOSFET들(metal-oxide-semiconductor field- effect transistors)의 고전압 버전들이다. 종종, 고압 전력 트랜지스터들은 동일한 반도체 다이(semiconductor die) 상에 CMOS 로직 트랜지스터(logic transistor)들과 함께 제조된다.
현대 전자 시스템들에 대한 수행 요건들이 더 엄격해지면 질수록, 장치 밀도 및 잡음 감도에 영향을 미치는 인자들의 중요도는 더 증가한다. 부가하여, 전압 조절과 같은 전력 응용들에서, 동일한 반도체 다이 상의 저전압 CMOS 트랜지스터들 및 고전압 MOSFET들의 존재는 스위치들로서 고전압 MOSFET들의 사용에 상당한 과제를 제기할 수 있다.
본 발명은 고전압 동작을 위한 격리체를 갖는 트랜지스터에 관한 것이다.
본 발명은 고전압 동작을 위해 격리체(isolation body)를 갖는 트랜지스터(transistor)에 관한 것으로, 도면들 중 적어도 하나와 도시되고 및/또는 기술되고, 청구항들에 좀더 완벽하게 기재된다.
일측면에 따라, 트랜지스터(transistor)는,
제 1 도전성 타입(conductivity type)과 반대의 제 2 도전성 타입을 갖는 기판에 배치된 제 1 도전성 타입을 갖는 깊은 웰 임플란트(deep well implant); 및
상기 제 1 도전성 타입의 소스-측 웰 및 드레인-측 웰로서, 상기 소스-측 웰 및 드레인-측 웰은 상기 깊은 웰 임플란트에 전기적으로 결합되는, 상기 소스-측 웰(source-side well) 및 드레인-측 웰(drain-side well);을 포함하고,
상기 깊은 웰 임플란트, 상기 소스-측 웰, 및 상기 드레인-측 웰은 상기 기판으로부터 상기 트랜지스터의 몸체를 전기적으로 격리(isolating)시킨다.
바람직하게는, 상기 트랜지스터는 LDMOS 트랜지스터이다.
바람직하게는, 상기 드레인-측 웰은 상기 LDMOS 트랜지스터의 드레인 확장 영역이다.
바람직하게는, 상기 드레인-측 웰은 드레인-측 격리체(isolated body)를 포함한다.
바람직하게는, 상기 트랜지스터의 소스와 상기 소스-측 웰 사이에 배치된 소스-측 격리체(source-side isolation body)를 더 포함하고, 상기 소스는 상기 제 1 도전성 타입을 갖는다.
바람직하게는, 상기 트랜지스터는 상기 소스-측 격리체와 상기 소스-측 웰 사이에 배치된 상기 제 2 도전성 타입을 갖는 고농도로(heavily) 도핑된 바디 컨택(body contact)을 더 포함한다.
바람직하게는, 상기 제 1 도전성 타입은 N 타입이고 상기 제 2 도전성 타입은 P 타입이다.
바람직하게는, 상기 트랜지스터는 상기 트랜지스터의 상기 몸체 위에 배치된 하이-k 유전체 층 상층에 배치된 금속 게이트(metal gate)를 더 포함한다.
바람직하게는, 상기 트랜지스터는 상기 트랜지스터의 상기 몸체 위에 배치된 게이트 산화물 층 상층에 배치된 폴리실리콘 게이트(polysilicon)를 더 포함한다.
바람직하게는, 상기 폴리실리콘 게이트는 저농도로(lightly) 도핑된 폴리실리콘 게이트이다.
일 측면에 따라, 트랜지스터(transistor)는,
P 타입 기판에 배치된 깊은 N 웰(deep N well);
상기 깊은 N 웰에 전기적으로 결합된 소스-측 N 웰(source-side N well) 및 드레인-측 N 웰(drain-side N well); 및
상기 드레인-측 N 웰에 배치되고, 상기 트랜지스터의 게이트에 실질적으로 정렬되는 드레인-측 격리체(drain-side isolation body);를 포함하고,
상기 깊은 N 웰, 상기 소스-측 N 웰, 및 상기 드레인-측 N 웰은 상기 P 타입 기판으로부터 상기 트랜지스터의 몸체를 전기적으로 격리시킨다.
바람직하게는, 상기 트랜지스터는 LDMOS 트랜지스터이다.
바람직하게는, 상기 트랜지스터의 N 타입 소스와 상기 소스-측 N 웰 사이에 배치된 소스-측 격리체(source-side isolation body)을 더 포함한다.
바람직하게는, 상기 소스-측 격리체와 상기 소스-측 N 웰 사이에 배치된 고농도로 도핑된 P 타입 바디 컨택(body contact)을 더 포함한다.
일 측면에 따라, 반도체 다이(semiconductor die)는,
고전압 트랜지스터 및 저전압 장치를 포함하되,
상기 고전압 트랜지스터는:
제 1 도전성 타입과 반대의 제 2 도전성 타입을 갖는 상기 반도체 다이의 기판에 배치된 제 1 도전성 타입을 갖는 깊은 웰 임플란트(deep well implant);
상기 제 1 도전성 타입의 소스-측 웰 및 드레인-측 웰로서, 상기 소스-측 웰 및 드레인-측 웰은 상기 깊은 웰 임플란트에 전기적으로 결합되는, 상기 소스-측 웰(source-side well) 및 드레인-측 웰(drain-side well);포함하고,
상기 깊은 웰 임플란트, 상기 소스-측 웰, 및 상기 드레인-측 웰은 상기 반도체 다이의 상기 기판으로부터 상기 고전압 트랜지스터의 몸체를 전기적으로 격리(isolating)시킨다.
바람직하게는, 상기 고전압 트랜지스터의 상기 몸체는 고전압 동작을 위해 바이어스된다.
바람직하게는, 상기 고전압 트랜지스터는 LDMOS 트랜지스터이다.
바람직하게는, 상기 고전압 트랜지스터의 상기 드레인-측 웰은 상기 고전압 트랜지스터의 게이트와 정렬되는 드레인-측 격리체를 포함한다.
바람직하게는, 상기 고전압 트랜지스터는 상기 고전압 트랜지스터의 소스와 상기 소스-측 웰 사이에 배치된 소스-측 격리체를 더 포함하고, 상기 소스는 상기 제 1 도전성 타입을 갖는다.
바람직하게는, 상기 반도체 다이는 상기 소스-측 격리체와 상기 소스-측 웰 사이에 배치된 상기 제 2 도전성 타입을 갖는 고농도로 도핑된 바디 컨택(body contact)을 더 포함한다.

일 측면에 따라, 트랜지스터(transistor)는
제 1 도전성 타입(conductivity type)과 반대의 제 2 도전성 타입을 갖는 기판에 배치된 제 1 도전성 타입을 갖는 깊은 웰 임플란트(deep well implant); 및
상기 제 1 도전성 타입의 소스-측 웰 및 드레인-측 웰로서, 상기 소스-측 웰 및 드레인-측 웰은 상기 깊은 웰 임플란트에 전기적으로 결합되는, 상기 소스-측 웰(source-side well) 및 드레인-측 웰(drain-side well);을 포함하고,
상기 깊은 웰 임플란트, 상기 소스-측 웰, 및 상기 드레인-측 웰은 상기 기판으로부터 상기 트랜지스터의 몸체를 전기적으로 격리(isolating)시키도록 구성되고,
상기 기판상에 구성되는 저전압 장치를 더 포함하되, 상기 저전압 장치는 CMOS(complementary-metal-oxide-semiconductor) 논리 장치이다.

일 측면에 따라, 트랜지스터(transistor)는
P 타입 기판에 배치된 깊은 N 웰(deep N well);
상기 깊은 N 웰에 전기적으로 결합된 소스-측 N 웰(source-side N well) 및 드레인-측 N 웰(drain-side N well); 및
상기 드레인-측 N 웰에 배치되고, 상기 트랜지스터의 게이트에 정렬되는 드레인-측 격리체(drain-side isolation body);를 포함하고,
상기 깊은 N 웰, 상기 소스-측 N 웰, 및 상기 드레인-측 N 웰은 상기 P 타입 기판으로부터 상기 트랜지스터의 몸체를 전기적으로 격리시키도록 구성되고,
상기 P 타입 기판상에 구성되는 저전압 장치를 더 포함하되, 상기 저전압 장치는 CMOS(complementary-metal-oxide-semiconductor) 논리 장치이다.

일 측면에 따라, 반도체 다이(semiconductor die)는
고전압 트랜지스터 및 저전압 장치를 포함하되,
상기 고전압 트랜지스터는:
제 1 도전성 타입과 반대의 제 2 도전성 타입을 갖는 상기 반도체 다이의 기판에 배치된 제 1 도전성 타입을 갖는 깊은 웰 임플란트(deep well implant);
상기 제 1 도전성 타입의 소스-측 웰 및 드레인-측 웰로서, 상기 소스-측 웰 및 드레인-측 웰은 상기 깊은 웰 임플란트에 전기적으로 결합되는, 상기 소스-측 웰(source-side well) 및 드레인-측 웰(drain-side well);을 포함하고,
상기 깊은 웰 임플란트, 상기 소스-측 웰, 및 상기 드레인-측 웰은 상기 반도체 다이의 상기 기판으로부터 상기 고전압 트랜지스터의 몸체를 전기적으로 격리(isolating)시키도록 구성되고,
상기 저전압 장치는 CMOS(complementary-metal-oxide-semiconductor) 논리 장치이다.
본 발명에 따른 고전압 동작을 위한 격리체를 갖는 트랜지스터에 따르면,은 깊은 웰 임플란트 및 제조된 기판으로부터 전기적으로 격리된 몸체를 갖는 트랜지스터를 생성하기 위해 깊은 웰 임플란트(deep well implant)에 전기적으로 결합된 소스-측 및 드레인-측 웰들을 포함하고, 격리체(isolated body)로 인해, 트랜지스터는 고압 전력 장치로 이용되는 동안 낮은 잡음 장치로서 동작할 수 있는 효과가 있다.
본 발명에 따른 고전압 동작을 위한 격리체를 갖는 트랜지스터에 따르면, 격리체는 공유된 다이 상에 다른 장치 위치들에서 전위에 실질적으로 영향을 미치지 않고 하이-측 스위치로서 트랜지스터를 사용하게 할 수 있는 효과가 있다.
본원 발명의 이점들은, 현존하는 CMOS 처리 흐름들을 이용하여 고압 장치들 및 COMS 장치들의 통합을 효율적이고, 비용-효율이 높도록 실현될 수 있고 그 결과반도체 장치 공정들에 비용 또는 복잡성을 부가하지 않고 설계의 유연성을 향상시킬 수 있는 효과가 있다.
도 1은 LDMOS(lateral diffused metal-oxide-semiconductor) 트랜지스터들의 단면도(cross-sectional view)를 보여준다.
도 2A는 고전압 동작을 위한 격리체를 갖는 LDMOS 트랜지스터의 하나의 예시적인 구현의 단면도를 보여준다.
도 2B는 저전압 트랜지스터 및 도 2A에서 도시된 LDMOS 트랜지스터를 포함하는 예시적인 반도체 다이의 일부의 단면도를 보여준다.
도 3은 고전압 동작을 위한 격리체를 갖는 LDMOS 트랜지스터의 다른 예시적인 구현의 단면도를 보여준다.
도 4는 고전압 동작을 위한 격리체를 갖는 LDMOS 트랜지스터의 또다른 예시적인 구현의 단면도를 보여준다.
도 5는 고전압 동작을 위한 격리체를 갖는 적어도 하나의 트랜지스터를 이용하여 예시적인 반도체 다이를 포함하는 예시적인 전자 시스템의 다이어그램을 보여준다.
하기의 기술은 본 개시의 구현들에 관한 구체적인 정보를 포함한다. 본 출원의 도면들 및 그것들에 관련된 상세한 설명은 단지 예시적인 구현들에 관한 것이다. 다르게 알려지지 않으면, 도면들 사이의 동일하거나 대응하는 요소들은 동일하거나 대응하는 참조 번호들에 의해 표시될 수 있다. 더욱이, 본 명세서의 도면들 및 예시들은 일반적으로 비율에 맞지 않고, 실제의 관련된 차원들에 대응하도록 의도되지 않는다.
도 1은 LDMOS(lateral diffused metal-oxide-semiconductor) 트랜지스터(100)의 단면도를 도시한다. n-채널 금속 산화물 반도체(NMOS) 전계효과 트랜지스터(FET)를 나타내는 LDMOS 트랜지스터(100)는 반도체 웨이퍼 또는 다이의 P 타입 기판(102)에서 제조된다. LDMOS 트랜지스터(100)는 소스(106), 소스 확장(116), 드레인(108), 및 STI(shallow trench isolation) 영역(120)을 포함하는 드레인 확장 웰(118)을 포함한다. LDMOS 트랜지스터(100)는 또한 게이트 유전체 층(112) 위에 배치된 게이트(110)를 포함하는 게이트 구조, 및 스페이서들(114)을 포함한다. LDMOS 트랜지스터(100)는 또한 게이트 구조 아래에 배치된 몸체(104)를 더 포함하고, 소스 확장(116) 및 드레인 확장 웰(118) 사이에 또한 배치된다. 도 1에 의해 도시된 구현에 따라, 소스 확장(116), 드레인 확장 웰(118), 및 STI 영역(120)은 게이트(110) 아래로 확장한다.
STI 영역(120) 및 드레인 확장 웰(118)의 조합은 LDMOS 트랜지스터(100)가 표준 대칭적으로 구성된 MOSFET 보다 더 높은 브레이크다운 전압(breakdown voltage)을 갖도록 한다. 더 구체적으로, 드레인(108)으로부터 소스(106)로 증가된 저항은 드레인 확장 웰(118)의 존재로 발생하고 STI 영역(120)은 LDMOS 트랜지스터(100)가 브레이크다운 현상 전압에 대해 더욱 저항력이 있도록 한다. 예를 들어, LDMOS(100)는 표준 대칭적으로 구성된 MOSFET들과 비교될 때 애벌런치 브레이크다운(avalanche breakdown) 및 펀치-스루(punch-through)에 대한 덜 민감하다.
표준 대칭적으로 구성된 MOSFET들과 비교될 때 LDMOS 트랜지스터(100)의 더 높은 브레이크다운 전압임에도 불구하고, 높은 측 스위치로서 LDMOS 트랜지스터(100)의 구현은 일부 경우들에서 실행 불가능하다. 그것은 저전압 CMOS(complementary-metal-oxide-semiconductor) 장치들이 또한 P 타입 기판(102)에서 제조되는 경우일 수 있다. 도 1에서 도시된 것처럼, 소스(106)는 P 타입 기판(102)에 p-n 결합을 형성하는 반면, 몸체 영역(104)은 P 타입 기판(102)에 전기적으로 결합된다. 그 결과, 소스(106) 및 몸체 영역(104)은 P 타입 기판에 배치된 다른 장치들에 영향을 주지 않으면서 높게 당겨(pull)질 수 없다. 더욱이, 낮은-측 스위치로서 이용될 때조차, LDMOS (100)의 상대적으로 고전압 동작은 P 타입 기판(102)에 제조된 저전압 CMOS 장치들의 성능에 영향을 미치기에 충분한 잡음을 생성할 것이다. 예를 들어, 약 3V 내지 약 5V의 전압들에서 동작하는 LDMOS 장치(100)는 약 1V에서 동작하는 COMS 로직 장치들에 대한 원하지 않은 잡음 레벨들을 생성할 것이다.
도 2A로 넘어가, 도 2A는 고전압 동작에 대한 격리체(isolated body)(205)를 갖는 LDMOS 트랜지스터(201)의 하나의 예시적인 구현의 단면도를 도시한다. NMOS 또는 p-채널 MOS(PMOS)로서 구현될 수 있는 LDMOS 트랜지스터(201)는 이동 전화 전력 증폭기(PA)와 같은 아날로그 또는 무선 주파수(RF)에 적합하다. LDMOS 트랜지스터(201)에 대한 다른 예시적인 애플리케이션들은 전력 관리 유닛(PMU)에서의 사용, 또는 무선 로컬 영역 네트워크 전력 증폭기(WLAN PA)에서의 사용을 포함한다.
도 2A에서 표현된 구체적인 특징들은 예시적인 구현의 일부로서 제공되고, 개념적인 명확성에 대한 도움으로서 그와 같은 구체성을 가지고 도시된다. 개념적인 명확성을 강조하기 때문에, 수반하는 2B, 3, 4, 및 5와 같이 도 2A에 도시된 구성들 및 특징들은 비율에 맞춰 그려지지 않을 수 있는 것으로 이해된다. 더욱이, LDMOS 트랜지스터(201)에 의해 표현된 반도체 장치의 타입과 같은 구체적인 상세들, 그것의 전체적인 레이아웃, 그 특징에 종속된 특별한 차원들은 단지 예로서 제공된다. 더욱이, 도 2A에 도시된 구현은 NMOS 장치로서 LDMOS 트랜지스터(201)를 특징화할 수 있지만, 더 일반적으로, 본 발명의 원리들에 따른 반도체 장치는 NMOS 또는 PMOS 장치 중 하나로서 구현될 수 있다. 더욱이, 일정 구현들에서, 본 출원에 개시된 원리들은 BiCMOS 장치와 같은 하나의 이상의 근본적으로 구별되는 장치 타입들을 제조하기 위해 구현될 수 있다.
도 2A에서 도시된 것처럼, LDMOS 트랜지스터(201)는 반도체 웨이퍼 또는 다이의 P 타입 기판(202)으로 제조된다. P 타입 기판(202)은 반도체 웨이퍼 또는 다이에 형성된 P 웰, 또는 반도체 웨이퍼 또는 다이 상에서 성장된 P 타입 에피택시얼 층이 될 수 있다. LDMOS 트랜지스터(201)는 소스(206), 소스 확장(216), 드레인(208), 드레인 확장 영역으로서 기능하는 드레인-측 N 웰(218), 및 드레인-측 N 웰(218)에 배치된 드레인-측 격리체(220)를 포함한다. LDMOS 트랜지스터(201)는 또한 게이트 유전체층(212) 위에 배치된 게이트(210), 및 게이트(210)의 각각의 소스-측 및 드레인-측 말단들을 결합시키는 스페이서들(214)을 포함한다. 도 2A에 도시된 구현들에 따라, 소스 확장(216) 및 드레인-측 N 웰(218)은 게이트(210) 아래로 연장한다. 하지만, 드레인-측 격리체(220)는 게이트(210)의 드레인-측 말단과 정렬되는 것으로 도시되고, 결과적으로 게이트(210) 아래로 연장되지 않는다.
LDMOS 트랜지스터(201)는 또한 소스-측 N 웰(236), 및 소스-측 N 웰(236) 및 드레인-측 N 웰(218)에 전기적으로 결합된 깊은 N 웰 임플란트(230)를 포함하는 것으로 도시된다. 깊은 N 웰 임플란트(230), 소스-측 N 웰(236), 및 드레인-측 N 웰(218)의 전기적으로 결합된 배열은 격리체(205)에 대해 전기적으로 격리를 제공한다. 그 결과, P 타입 격리체(205)는 P 타입 기판(202)으로부터 전기적으로 격리된다. 깊은 N 웰 임플란트(230), 소스-측 N 웰(236), 및 드레인-측 N 웰(218)의 전기적으로 결합된 배열은 또한 잡음으로부터 P 타입 기판(202) 상에 제조된 다른 장치들을 보호할 수 있다. 예를 들어, 격리체(205)는 약 3V 내지 약 5V의 전압들에서 동작하는 LDMOS 트랜지스터(201)에 의해 생성된 잡음으로부터 실질적으로 차폐되고 있는 P 타입 기판(202)에서 제조된 CMOS 로직 장치들로 귀결 될 수 있다. 또한, 도 2에서 소스(206) 및 소스-측 N 웰(236) 사이에서 배치된 소스-측 격리체(232), 및 소스-측 격리체(232) 및 소스-측 N 웰(236) 사이에 배치된 바디 컨택(body contact)(234)이 도시된다.
소스(206) 및 드레인(208)는 과도하게 도핑된 N 타입 영역들로서 묘사되고, 비소(As) 또는 인(P)과 같은 N 타입 불순물을 갖는 P 타입 격리체(205)의 주입을 통해 생성될 수 있다. 게이트(210)는 저농도로(lightly) (예를 들어, LDD) 도핑되거나 고농도로(heavily) 도핑될 수 있는, 도전성 다결정 실리콘(폴리실리콘)으로 제조될 수 있다. 적합한 게이트 재료들의 다른 예들은 NMOS 구현의 경우에서 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 티타늄 질화물(TiN)과 같은 금속들을 포함할 수 있는, 게이트 금속들이다.
게이트(210)는 이산화 규소(SiO2)와 같은 게이트 산화물로 구현될 수 있는 게이트 유전체 층(212) 위에 배치된다. 고농도로(heavily) 도핑된 폴리실리콘 게이트와 결합하여 게이트 유전체 층(212)으로 사용하는 적합한 게이트 유전 재료들의 다른 예들은 질화 규소(Si3N4) 또는 산화질화물(oxynitride)을 포함할 수 있다. LDD 도핑된 실리콘 게이트, 또는 금속 게이트와 조합하여 게이트 유전체 층(212)으로 사용하기에 적합한 예시적인 유전체 재료들은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2)과 같은 높은 유전체 상수(high-k) 금속 산화물들을 포함한다. 특성 "높은 유전체 상수 유전체(high-K dielectirc)"는 10 이상의 유전체 상수와 같은 이산화 규소의 유전체 상수보다 높은 유전체 상수를 갖는 유전체 재료를 언급한다. 스페이서들(214)은 당업계에 알려진 어떤 적합한 기술을 사용하는 어떤 적합한 유전체 재료로 제조될 수 있다. 예를 들어, 스페이서들(214)은 화학 증기 증착(CVD) 공정을 사용하는 이산화 규소(silicon dioxide) 또는 질화 규소(silicon nitride)로 형성될 수 있다.
깊은 N 웰 임플란트(230), 소스-측 N 웰(236), 소스 확장(216), 및 드레인-측 N 웰(218)은 비소 또는 인과 같은 N 타입 불순물을 P 타입 기판(202)으로의 주입을 통해 생성된 저농도로 도핑된 N 타입 영역들일 수 있다. 소스-측 격리체(232) 및 드레인-측 격리체(220)는 어떤 적합한 유전체 재료로 제조될 수 있고, 이산화 규소 또는 테트라에틸 오소실리케이트(TEOS)로 형성된 STI 구조들일 수 있다. 바디 컨택(234)은 과도하게 도핑된 P 타입 영역으로 묘사되고, 붕소(B)와 같은 P 타입 불순물을 P 타입 격리체(205)로의 주입을 통해 생성될 수 있다. 바디 컨택(body contact)(234)은 P 타입 기판(202)에 제조된 다른 장치들에 연관된 것처럼, P 타입 기판(202)에 연관된 높은(또는 낮은) 전압에서 동작하는 격리체(205)를 바이어스하는데 사용될 수 있다. 결과적으로, 격리체(205)를 갖는 LDMOS 트랜지스터(201)는 하이-측 스위치와 같은 고전압 동작에 대해 사용될 수 있다.
LDMOS 트랜지스터(201)는 많은 CMOS 파운드리 처리 흐름(foundry process flow)들에 현재 포함된 처리 단계들을 사용하여 제조될 수 있다. 그 결과, LDMOS 트랜지스터(201)는 종래의 대칭적으로 구성된 CMOS 장치들과 함께 유리하게 제조될 수 있다. 결과적으로, 도 2B에 도시된 것처럼, LDMOS 트랜지스터(201)는 저전압 트랜지스터(203)를 포함하는 반도체 다이(240)상에서 제조되는 것처럼, 모놀리스 방식으로 CMOS 로직과 집적될 수 있다.
도 2B는 저전압 트랜지스터(203) 및 도 2A에서 도시된 LDMOS 트랜지스터(201)를 포함하는 예시적인 반도체 다이(240)의 일부의 단면도를 도시한다. LDMOS 트랜지스터(201)의 특징들은 도 2A를 참조하여 위에서 기술되고 있다. 저전압 트랜지스터(203)는 소스(207), 소스 확장(217), 드레인(209), 드레인 확장(219), 게이트 유전체 층(213) 위에 배치된 게이트(211), 및 게이트(211)의 각각의 소스-측 및 드레인-측 말단들에 형성된 스페이서들(215)을 포함한다. 도 2B에서 또한 저전압 트랜지스터(203)의 몸체 영역(204) 및 LDMOS 트랜지스터(201)의 드레인(208) 및 드레인-측 N 웰(218)로부터 저전압 트랜지스터(203)의 소스(207)를 전기적으로 격리하는 격리체(238)가 도시된다.
LDMOS 트랜지스터(201) 및 저전압 트랜지스터(203)의 대응하는 특징들은 실질적으로 동일한 재료들을 이용하고 실질적으로 유사한 처리 단계들을 이용하여 동시에 제조될 수 있다. 소스들(206 및 207) 및 드레인들(208 및 209)은 실질적으로 동일한 농도에서 실질적으로 동일한 불순물을 사용하여 실질적으로 동시에 주입될 수 있다. 부가하여, 소스-측 N 웰(236), 소스 확장들(216 및 217), 드레인-측 N 웰(218), 및 드레인 확장(219)은 저농도에서 동일한 도전성 타입의 불순물을 사용하여 각각 주입될 수 있다.
바디 컨택(234)은 반도체 다이(240) 상에서 제조된 PMOS 장치들(PMOS 장치들은 도 2B에서 도시되지 않는다)의 고농도로(heavily) 도핑된 소스 및 드레인 영역들의 주입으로 동시에 제조될 수 있다. 모두 STI 구조들일 수 있는, 소스-측 격리체(232), 드레인-측 격리체(220), 및 격리체(238)는 실질적으로 동시에 제조될 수 있다. 게이트들(210 및 211), 게이트 유전체층들(212 및 213), 및 스페이서들(214 및 215)의 각각은 동일하거나 유사한 재료들 및 기술들을 사용하여 동시에 제조될 수 있다. 더욱이, 깊은 N 웰 임플란트(230)는 기존의 CMOS 처리 기술들을 사용하여 P 타입 기판(202)으로 도입될 수 있다.
저전압 트랜지스터(203)는 CMOS 로직 장치일 수 있다. 도 2B에서 도시된 것처럼, 저전압 트랜지스터(203)의 몸체 부분(204)은 P 타입 기판(202)에 전기적으로 결합되고 P 타입 기판(202)과 전위를 공유한다. 깊은 N 웰 임플란트(230), 소스-측 N 웰(236), 및 드레인-측 N 웰(218)의 전기적인 결합으로 인해, LDMOS 트랜지스터(201)의 격리체(205)는 P 타입 기판(202)의 전위에 영향을 미치지 않고 바이어스될 수 있다. 부가하여, 깊은 N 웰 임플란트(230), 소스-측 N 웰(236), 및 드레인-측 N 웰(218)의 전기적인 결합은 LDMOS 트랜지스터(201)에 의한 고전압 동작 동안 생성된 잡음으로부터 저전압 트랜지스터(203)를 보호할 수 있다. 결과로서, LDMOS 트랜지스터(201)의 격리체(205)는 저전압 트랜지스터(203)의 수행에서 무시하거나 어떤 영향도 미치지 않는 고전압 동작에 대해 바이어스될 수 있다.
도 3을 참조하면, 도 3은 고전압 동작을 위한 격리체(305)를 갖는 LDMOS 트랜지스터(301)의 다른 예시적인 구현의 단면도를 도시한다. LDMOS 트랜지스터(301)는 일반적으로 도 2A 및 도 2B에서, LDMOS 트랜지스터(201)에 대응한다. 더욱이, 참조 번호들로 설계된 LDMOS 트랜지스터(301)의 특징들은 상기의 LDMOS 트랜지스터(201)의 대응하는 특징들에 이전에 속한 특성들 중 일부일 수 있다.
LDMOS 트랜지스터(201)와 같이, LDMOS 트랜지스터(301)은 NMOS 장치로서 구현된다. 하지만, LDMOS 트랜지스터(201)와 달리, LDMOS 트랜지스터(301)는 드레인-측 격리체(220)에 대응하는 드레인-측 격리체를 생략한다. 그 결과로서, LDMOS 트랜지스터(301)는 LDMOS 트랜지스터(201)와 비교될 때, 전압 브레이크다운에 대해 감소된 저항력(resistance)을 갖는다. 그럼에도 불구하고, 바디 컨택(334)은 P 타입 기판(302)에 제조된 다른 장치들과 연관된 것처럼, P 타입 기판(302)에 연관된 높은(또는 낮은) 전압에서 동작을 위한 격리체(305)를 바이어스하기 위해 사용될 수 있다. 결과적으로, 격리체(305)를 갖는 LDMOS 트랜지스터(301)는 하이-측 스위치와 같은 고전압 동작에 대해 사용될 수 있다.
LDMOS 트랜지스터(301)는 NMOS 장치들을 생성하는 많은 CMOS 파운드리 처리 흐름들에 현재 포함된 처리 단계들을 사용하여 제조될 수 있다. 그 결과로서, LDMOS 트랜지스터(301)는 종래의 대칭적으로 구성된 CMOS 장치들과 함께 유리하게 제조될 수 있다. 결과적으로, 도 2A 및 도 2B에 도시된 LDMOS 트랜지스터(201)와 같이, LDMOS 트랜지스터(301)는 공통의 반도체 다이상에 제조됨으로써 모놀리스 방식으로 CMOS 로직과 집적될 수 있다.
도 4는 고전압 동작에 대해 격리체(405)를 갖는 LDMOS 트랜지스터(404)의 또다른 예시적인 구현의 단면도를 도시한다. LDMOS 트랜지스터(401)는 반도체 웨이퍼 또는 다이의 N 타입 기판(402)에 제조된다. N 타입 기판(302)은 반도체 웨이퍼 또는 다이에 형성된 N 웰, 또는 반도체 웨이퍼 또는 다이 상에서 성장된 N 타입 에피텍셜 층이 될 수 있다. LDMOS 트랜지스터(401)은 소스(406), 소스 확장(416), 드레인(408), 드레인 확장 영역으로서 기능하는 드레인-측 P 웰(418), 및 드레인-측 P 웰(418)에 배치된 드레인-측 격리체(420)를 포함한다. LDMOS 트랜지스터(401)는 또한 게이트 유전체층(412) 위에 배치된 게이트(410), 및 게이트(410)의 각각의 소스-측 및 드레인-측 말단들을 결합시키는 스페이서들(414)을 포함한다. 도 4에 의해 도시된 구현에 따라, 소스 확장(416) 및 드레인-측 P 웰(418)은 게이트(410) 아래로 연장한다. 하지만, 드레인-측 격리체(420)는 게이트(410)의 드레인-측 말단과 정렬되는 것으로 도시되고, 결과적으로 게이트(410) 아래로 연장되지 않는다.
LDMOS 트랜지스터(401)는 또한 소스-측 P 웰(436), 및 소스-측 P 웰(436) 및 드레인-측 P 웰(418)에 전기적으로 결합된 깊은 P 웰 임플란트(430)를 포함하는 것으로 도시된다. 깊은 P 웰 임플란트(430), 소스-측 P 웰(436), 및 드레인-측 P 웰(418)의 전기적으로 결합된 배열은 격리체(405)을 위한 전기적으로 격리를 제공한다. 그 결과, N 타입 격리체(405)는 N 타입 기판(402)으로부터 전기적으로 격리된다. 깊은 P 웰 임플란트(430), 소스-측 P 웰(436), 및 드레인-측 P 웰(418)의 전기적으로 결합된 배열은 또한 잡음으로부터 N 타입 기판(402) 상에 제조된 다른 장치들을 보호할 수 있다. 예를 들어, 격리체(405)는 LDMOS 트랜지스터(401)에 의해 생성된 잡음으로부터 실질적으로 차폐되고 있는 N 타입 기판(402)에서 제조된 CMOS 로직 장치들로 귀결 될 수 있다. 또한, 도 4에서 소스(406) 및 소스-측 P 웰(436) 사이에서 배치된 소스-측 격리체(432), 및 소스-측 격리체(432) 및 소스-측 P 웰(436) 사이에 배치된 바디 컨택(434)이 도시된다.
소스(406) 및 드레인(408)은 고농도로 도핑된 P 타입 영역들로 묘사되고, 붕소(B)와 같은 P 타입 불순물을 N 타입 격리체(405)로의 주입을 통해 생성될 수 있다. 게이트(410)는 LDD 도핑되거나 고농도로 도핑될 수 있는 도전체 폴리실리콘으로 제조될 수 있다. 적합한 게이트 재료들의 다른 예들은 PMOS 구현의 경우에서 몰리브덴(Mo), 루테늄(Ru), 또는 탄탈륨 탄화질화물(TaCN)과 같은 금속들을 포함할 수 있는 게이트 금속들이다.
게이트(410)는 이산화 규소(SiO2)와 같은 게이트 산화물로 구현될 수 있는 게이트 유전체 층(412)위에 배치된다. 고농도로 도핑된 폴리실리콘 게이트와 결합하여 게이트 유전체 층(412)으로 사용하는 적합한 게이트 유전 재료들의 다른 예들은 질화 규소(Si3N4) 또는 산화질화물을 포함할 수 있다. LDD 도핑된 실리콘 게이트, 또는 금속 게이트와 조합하여 게이트 유전체 층(412)으로 사용하기에 적합한 예시적인 유전체 재료들은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 등과 같은 높은 유전체 상수(high-k) 금속 산화물들을 포함한다. 스페이서들(414)은 당업계에 알려진 어떤 적합한 기술을 사용하는 어떤 적합한 유전체 재료로 제조될 수 있다. 예를 들어, 스페이서들(414)은 CVD 공정을 사용하는 이산화 규소 또는 질화 규소로 형성될 수 있다.
깊은 P 웰 임플란트(430), 소스-측 P 웰(436), 소스 확장(416), 및 드레인-측 P 웰(418)은 붕소와 같은 P 타입 불순물을 N 타입 기판(402)으로의 주입을 통해 생성된 고농도로 도핑된 P 타입 영역들일 수 있다. 소스-측 격리체(432) 및 드레인-측 격리체(420)는 어떤 적합한 유전체 재료로 제조될 수 있고, 이산화 규소 또는 TEOS로 형성된 STI 구조들일 수 있다. 바디 컨택(434)은 고농도로 도핑된 N 타입 영역으로 묘사되고, 비소(As) 또는 인(P)과 같은 N 타입 불순물을 갖는 N 타입 격리체(405)로의 주입을 통해 생성될 수 있다. 바디 컨택(434)은 N 타입 기판(402)에 제조된 다른 장치들에 연관된 것처럼, N 타입 기판(402)에 연관된 낮은(또는 높은) 전압에서 동작하는 격리체(405)를 바이어스하는데 사용될 수 있다.
LDMOS 트랜지스터(401)는 PMOS 장치들을 생성하기 위해 많은 CMOS 파운드리 처리 흐름들에 현재 포함된 처리 단계들을 사용하여 제조될 수 있다. 그 결과, LDMOS 트랜지스터(401)는 종래의 대칭적으로 구성된 CMOS 장치들과 함께 유리하게 제조될 수 있다. 결과적으로, 도 2A 및 도 2B에 도시된 LDMOS 트랜지스터(201)처럼, LDMOS 트랜지스터(401)는 공통 반도체 다이상에서 제조되는 것처럼, 모놀리스 방식으로 CMOS 로직과 집적될 수 있다.
도 5에 계속하여, 도 5는 고전압 동작을 위해 격리체를 갖는 적어도 하나의 트랜지스터를 이용하여 예시적인 반도체 다이(540)를 포함하는 예시적인 전자 시스템(500)의 다이어그램을 도시한다. 반도체 다이(540)에 추가하여, 전자 시스템(500)은 인쇄 회로 기판(PCB)(510) 내에 그리고 인쇄 회로 기판(PCB)(510)을 통해 상호연결되어 존재하는, 예시적인 모듈들(520 및 530), IC(552)를 포함하는 집적 회로(IC) 칩(550), 및 개별적인 구성요소들(560 및 570)을 포함한다. 하나의 구현에서, 전자 시스템(500)은 하나 이상의 PCB를 포함할 수 있다.
모듈들(520 및 530)은 PCB(510) 상에 장착되고, 각각 중앙 처리 장치(CPU), 그래픽 제어기, 디지털 신호 처리기(DSP), 주문형 반도체(ASIC), 또는 현대의 전자 회로 보드들에서 이용된 어떤 다른 종류의 모듈이 될 수 있다. PCB(510)는 모듈들(520 및 530), 반도체 다이(540), 개별적인 구성요소들(560 및 570), 및 IC 칩(550)을 상호접속하는 복수의 상호접속 트래이스(interconnect trace)들(도 5에는 도시되지 않음)을 포함할 수 있다.
반도체 다이(540)는 도 2B의 반도체 다이(240)에 대응하고, PMU, 휴대 전화 PA, 또는 WLAN PA에서와 같이 아날로그 또는 RF 애플리케이션들에 대해 구현될 수 있다. PCB(510)에 장착된 개별적인 구성요소들(560 및 570)은 각각 이산 필터, 연산 증폭기, 트랜지스터 또는 다이오드 등과 같은 반도체 장치, 안테나 요소, 인덕터, 커패시터, 또는 저항이 될 수 있다. 더욱이, 일부 구현들에서, 개별적인 구성요소들(560 및 570)은 그들 자신이 본 발명에 개시된 고전압 동작을 위한 격리체를 갖는 트랜지스터를 이용할 수 있다.
따라서, 본원 발명은 깊은 웰 임플란트 및 제조된 기판으로부터 전기적으로 격리된 몸체를 갖는 트랜지스터를 생성하기 위해 깊은 웰 임플란트(deep well implant)에 전기적으로 결합된 소스-측 및 드레인-측 웰들을 개시한다. 그와 같은 격리체로 인해, 트랜지스터는 고압 전력 장치로 이용되는 동안 낮은 잡음 장치로서 동작할 수 있다. 부가하여, 그와 같은 격리체는 공유된 다이 상에 다른 장치 위치들에서 전위에 실질적으로 영향을 미치지 않고 하이-측 스위치로서 트랜지스터를 사용하게 할 수 있다. 더욱이, 본원 발명의 이점들은, 현존하는 CMOS 처리 흐름들을 이용하여 고압 장치들 및 COMS 장치들의 통합을 효율적이고, 비용-효율이 높도록 실현될 수 있다. 그 결과, 본원 발명의 해결책은 설립된 반도체 장치 공정들에 비용 또는 복잡성을 부가하지 않고 설계의 유연성을 향상시킨다.
상기의 서술로부터, 여러 기술들이 이러한 개념들의 범위에서 벗어나지 않고 본원 출원에 기술된 개념들을 구현하는데 사용될 수 있음이 나타난다. 더욱이, 상기 개념들이 어떤 구현들에 대해 특정한 참조로서 기술되어지는 동안, 당업자는 변화들이 이러한 개념들의 범위로부터 벗어나지 않고 양호하고 상세하게 이루어지는 것을 인식할 것이다. 그와 같은 기술된 구현들은 예시적이고 제한되지 않도록 모든 측면들에 대하여 고려될 것이다. 또한, 본 출원은 상기에서 기술된 특정한 구현들에 제한되지 않고, 많은 재배열, 수정, 및 치환들이 본원 개시의 범위로부터 벗어나지 않고 가능한 것이 이해되어야 한다.

Claims (15)

  1. 트랜지스터(transistor)에 있어서,
    제 1 도전성 타입(conductivity type)과 반대의 제 2 도전성 타입을 갖는 기판에 배치된 제 1 도전성 타입을 갖는 깊은 웰 임플란트(deep well implant); 및
    상기 제 1 도전성 타입의 소스-측 웰 및 드레인-측 웰로서, 상기 소스-측 웰 및 드레인-측 웰은 상기 깊은 웰 임플란트에 전기적으로 결합되는, 상기 소스-측 웰(source-side well) 및 드레인-측 웰(drain-side well);을 포함하고,
    상기 깊은 웰 임플란트, 상기 소스-측 웰, 및 상기 드레인-측 웰은 상기 기판으로부터 상기 트랜지스터의 몸체를 전기적으로 격리(isolating)시키도록 구성되고,
    상기 기판상에 구성되는 저전압 장치를 더 포함하되, 상기 저전압 장치는 CMOS(complementary-metal-oxide-semiconductor) 논리 장치인, 트랜지스터.
  2. 청구항 1에 있어서,
    상기 트랜지스터는 LDMOS 트랜지스터인, 트랜지스터.
  3. 청구항 2에 있어서,
    상기 드레인-측 웰은 상기 LDMOS 트랜지스터의 드레인 확장 영역인, 트랜지스터.
  4. 청구항 1에 있어서,
    상기 드레인-측 웰은 드레인-측 격리체(isolated body)를 포함하는, 트랜지스터.
  5. 청구항 1에 있어서,
    상기 트랜지스터의 소스와 상기 소스-측 웰 사이에 배치된 소스-측 격리체(source-side isolation body)를 더 포함하고, 상기 소스는 상기 제 1 도전성 타입을 갖는, 트랜지스터.
  6. 청구항 5에 있어서,
    상기 소스-측 격리체와 상기 소스-측 웰 사이에 배치된 상기 제 2 도전성 타입을 갖는 고농도로(heavily) 도핑된 바디 컨택(body contact)을 더 포함하는, 트랜지스터.
  7. 청구항 1에 있어서,
    상기 제 1 도전성 타입은 N 타입이고 상기 제 2 도전성 타입은 P 타입인, 트랜지스터.
  8. 청구항 1에 있어서,
    상기 트랜지스터의 상기 몸체 위에 배치된 하이-k 유전체 층 상층에 배치된 금속 게이트(metal gate)를 더 포함하는, 트랜지스터.
  9. 청구항 1에 있어서,
    상기 트랜지스터의 상기 몸체 위에 배치된 게이트 산화물 층 상층에 배치된 폴리실리콘 게이트(polysilicon)를 더 포함하는, 트랜지스터.
  10. 청구항 9에 있어서,
    상기 폴리실리콘 게이트는 저농도로(lightly) 도핑된 폴리실리콘 게이트인, 트랜지스터.
  11. 트랜지스터(transistor)로서,
    P 타입 기판에 배치된 깊은 N 웰(deep N well);
    상기 깊은 N 웰에 전기적으로 결합된 소스-측 N 웰(source-side N well) 및 드레인-측 N 웰(drain-side N well); 및
    상기 드레인-측 N 웰에 배치되고, 상기 트랜지스터의 게이트에 정렬되는 드레인-측 격리체(drain-side isolation body);를 포함하고,
    상기 깊은 N 웰, 상기 소스-측 N 웰, 및 상기 드레인-측 N 웰은 상기 P 타입 기판으로부터 상기 트랜지스터의 몸체를 전기적으로 격리시키도록 구성되고,
    상기 P 타입 기판상에 구성되는 저전압 장치를 더 포함하되, 상기 저전압 장치는 CMOS(complementary-metal-oxide-semiconductor) 논리 장치인, 트랜지스터.
  12. 청구항 11에 있어서,
    상기 트랜지스터는 LDMOS 트랜지스터인, 트랜지스터.
  13. 청구항 11에 있어서,
    상기 트랜지스터의 N 타입 소스와 상기 소스-측 N 웰 사이에 배치된 소스-측 격리체(source-side isolation body)을 더 포함하는, 트랜지스터.
  14. 청구항 13에 있어서,
    상기 소스-측 격리체와 상기 소스-측 N 웰 사이에 배치된 고농도로 도핑된 P 타입 바디 컨택(body contact)을 더 포함하는, 트랜지스터.
  15. 반도체 다이(semiconductor die)로서,
    고전압 트랜지스터 및 저전압 장치를 포함하되,
    상기 고전압 트랜지스터는:
    제 1 도전성 타입과 반대의 제 2 도전성 타입을 갖는 상기 반도체 다이의 기판에 배치된 제 1 도전성 타입을 갖는 깊은 웰 임플란트(deep well implant);
    상기 제 1 도전성 타입의 소스-측 웰 및 드레인-측 웰로서, 상기 소스-측 웰 및 드레인-측 웰은 상기 깊은 웰 임플란트에 전기적으로 결합되는, 상기 소스-측 웰(source-side well) 및 드레인-측 웰(drain-side well);을 포함하고,
    상기 깊은 웰 임플란트, 상기 소스-측 웰, 및 상기 드레인-측 웰은 상기 반도체 다이의 상기 기판으로부터 상기 고전압 트랜지스터의 몸체를 전기적으로 격리(isolating)시키도록 구성되고,
    상기 저전압 장치는 CMOS(complementary-metal-oxide-semiconductor) 논리 장치인, 반도체 다이.
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