CN115913215A - 功率晶体管装置 - Google Patents

功率晶体管装置 Download PDF

Info

Publication number
CN115913215A
CN115913215A CN202110993801.2A CN202110993801A CN115913215A CN 115913215 A CN115913215 A CN 115913215A CN 202110993801 A CN202110993801 A CN 202110993801A CN 115913215 A CN115913215 A CN 115913215A
Authority
CN
China
Prior art keywords
field plate
control voltage
terminal
transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110993801.2A
Other languages
English (en)
Inventor
陈明新
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202110993801.2A priority Critical patent/CN115913215A/zh
Publication of CN115913215A publication Critical patent/CN115913215A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种功率晶体管装置，其包含LDMOS晶体管元件和控制电路。LDMOS晶体管元件包含漏极端、源极端、栅极端和场板。控制电路施加于场板上的场板控制电压相关施加于栅极端的栅极控制电压：当LDMOS晶体管元件因应具致能电位的栅极控制电压在强反转区内运作时，施加于场板上的场板控制电压可提升扩散漂移区域内导通电流，并降低导通电阻的值；当LDMOS晶体管元件因应具除能电位的栅极控制电压在截止区内运作时，施加于场板上的场板控制电压可增加扩散漂移区域内导通电阻和击穿电压的值。

Description

功率晶体管装置
技术领域
本发明涉及一种功率晶体管装置，尤其是涉及一种可在高电压环境下运作时同时满足低导通电阻和高击穿电压要求的功率晶体管装置。
背景技术
双扩散金属氧化物半导体(double-diffused MOS,DMOS)晶体管是一种具有高压处理能力的功率元件，常见的结构包含垂直双扩散金属氧化物半导体(vertical double-diffused MOS,VDMOS)与横向双扩散金属氧化物半导体(lateral double-diffused MOS,LDMOS)晶体管元件。其中LDMOS晶体管具有较高的操作频宽与操作效率，以及容易与其他集成电路整合的平面结构，现已广泛地应用于高电压操作环境中，如中央处理器电源供应(CPU power supply)、电源管理系统(power management system)、直流/交流转换器(AC/DC converter)以及高功率或高频段的功率放大器等等。LDMOS晶体管元件主要的特征为具有一低掺杂浓度、大面积的横向扩散漂移区域，其目的在于缓和源极端与漏极端之间的高电压。横向扩散漂移区域的掺杂浓度与长度会影响LDMOS晶体管元件的击穿电压(breakdown voltage,BV)与导通电阻(ON-resistance,RON)。
由于LDMOS晶体管元件所追求的两个主要特性为低导通电阻及高击穿电压，而这两个要求常常是彼此冲突难以权衡的。因此需要一种可在高电压环境下正常运作，且同时满足低导通电阻以及高击穿电压两个要求的解决途径。
发明内容
本发明提供一种功率晶体管装置，其包含一LDMOS晶体管元件和一控制电路。该LDMOS晶体管元件包含耦接于一第一偏压的一第一端、耦接于一第二偏压的一第二端、耦接于一栅极控制电压的一栅极端，以及耦接于一场板控制电压的一场板。该控制电路依据该栅极控制电压来提供该场板控制电压)，且包含一反向器、一第一晶体管和一第二晶体管。该反向器用来对该栅极控制电压执行一反向运作以产生一反向栅极控制电压，其第一端耦接于该栅极控制电压，而其第二端用来输出该反向栅极控制电压。该第一晶体管包含耦接于一第三偏压的一第一端、耦接于该场板的一第二端，以及耦接于该栅极控制电压的一控制端。该第二晶体管包含耦接于该场板的一第一端，耦接于一第四偏压的一第二端，以及耦接于该反向器的该第二端以接收该反向栅极控制电压的一控制端。
附图说明
图1为本发明实施例中一种功率晶体管装置的示意图；
图2为本发明实施例功率晶体管装置中LDMOS晶体管元件实作方式的示意图；
图3为本发明实施例功率晶体管装置中LDMOS晶体管元件实作方式的示意图；
图4为本发明实施例功率晶体管装置中LDMOS晶体管元件实作方式的示意图；
图5为本发明实施例功率晶体管装置中LDMOS晶体管元件实作方式的示意图；
图6为本发明实施例功率晶体管装置中LDMOS晶体管元件实作方式的示意图。
主要元件符号说明
10：LDMOS晶体管元件
20：控制电路
22：反向器
30：P型半导体基板
32：P型掺杂区
34：N型掺杂区
36：N型掺杂区
38：层间介电层
42：P型阱
44：N型阱
46：栅极介电层
48：场氧化层
52：STI层
54：接触孔蚀刻停止层
100：功率晶体管装置
D：漏极端
S：源极端
G：栅极端
FP：场板
T1-T4：晶体管
VG：栅极控制电压
VG’：反向栅极控制电压
VF：场板控制电压
Vsupply、Vdd、GND、VF+、VF-：偏压
具体实施方式
图1为本发明实施例中一种功率晶体管装置100的示意图。功率晶体管装置100包含一LDMOS晶体管元件10和一控制电路20。LDMOS晶体管元件10包含一漏极端D、一源极端S、一栅极端G，以及一场板(field plate)FP，其中漏极端D耦接于一第一偏压(例如正电压Vsupply)、源极端S耦接于一第二偏压(例如接地电位GND)、栅极端G耦接于一栅极控制电压VG，而场板FP耦接于一场板控制电压VF。为了说明目的，图1所示的LDMOS晶体管元件10为N型晶体管，但不限定本发明的范畴。
控制电路20包含一第一晶体管T1、一第二晶体管T2，以及一反向器22，可在一输入端接收栅极控制电压VG，再依据栅极控制电压VG于一输出端提供场板控制电压VF。反向器22的输入端耦接于栅极控制电压VG，可对栅极控制电压VG执行反向运作，再于其输出端提供一反向栅极控制电压VG’。第一晶体管T1的第一端耦接于一第三偏压(例如一正偏压VF+)，第二端耦接于场板FP，而控制端耦接于栅极控制电压VG。第二晶体管T2的第一端耦接于场板FP，第二端耦接于一第四偏压(例如一负偏压VF-)，而控制端耦接于反向器22的输出端以接收反向栅极控制电压VG’。
在本发明实施例中，第一晶体管T1的掺杂类型和第二晶体管T2的掺杂类型相同。更详细地说，当栅极控制电压VG对第一晶体管T1和第二晶体管T2来说具致能电位时，反向栅极控制电压VG’对第一晶体管T1和第二晶体管T2来说具除能电位，因此当栅极控制电压VG具特定电位时，第一晶体管T1和第二晶体管T2中会有一晶体管被导通，而另一晶体管会被截止。为了说明目的，图1所示的第一晶体管T1和第二晶体管T2为N型晶体管，但不限定本发明的范畴。
在本发明一实施例中，反向器22包含一第三晶体管T3和一第四晶体管T4，其中第三晶体管T3的掺杂类型相异于第四晶体管T4的掺杂类型。第三晶体管T3的第一端耦接于一第五偏压(例如一正偏压Vdd)，其第二端耦接于第二晶体管T2的控制端，而其控制端耦接于栅极控制电压VG。第四晶体管T4的第一端耦接于第二晶体管T2的控制端，其第二端耦接于一第六偏压(例如接地电位GND)，而其控制端耦接于栅极控制电压VG。为了说明目的，图1所示的第三晶体管T3为P型晶体管而第四晶体管T4为N型晶体管。然而，反向器22的实作方式并不限定本发明的范畴。
接下来以图1所示的实施例来说明本发明功率晶体管装置100的运作，其中LDMOS晶体管元件10、第一晶体管T1、第二晶体管T2和第四晶体管T4为N型晶体管，而第三晶体管T3为P型晶体管。当栅极控制电压VG具逻辑1电位时，反向器22所提供的反向栅极控制电压VG’具逻辑0电位，此时LDMOS晶体管元件10、第一晶体管T1和第四晶体管T4会被栅极控制电压VG导通，第二晶体管T2会被反向栅极控制电压VG’截止，而第三晶体管T3和会被栅极控制电压VG截止。因此，控制电路20的输出端会通过导通的第一晶体管T1被拉至正偏压VF+的高电位，进而提供具高电位的场板控制电压VF至场板FP。在这种情况下，LDMOS晶体管元件10会因其栅极端G被偏压至逻辑1电位而在强反转区(strong inversion region)内运作，而场板FP会被偏压至高电位，以使其下方扩散漂移区域能在累积模式(accumulation mode)下提升导通电流的值，并降低导通电阻RON的值。
当栅极控制电压VG具逻辑0电位时，反向器22所提供的反向栅极控制电压VG’具逻辑1电位，此时LDMOS晶体管元件10、第一晶体管T1和第四晶体管T4会被栅极控制电压VG截止，第二晶体管T2会被反向栅极控制电压VG’导通，而第三晶体管T3和会被栅极控制电压VG导通。因此，控制电路20的输出端会通过导通的第二晶体管T2被拉至负偏压VF-，进而提供具负电位的场板控制电压VF至场板FP。在这种情况下，LDMOS晶体管元件10会因其栅极端G被偏压至逻辑0电位而在截止区(cut-off region)内运作，而场板FP会被偏压至负电位，以使其下方扩散漂移区域能在空乏模式(depletion mode)下增加导通电阻RON和击穿电压的值，进而确保流经扩散漂移区域的电流值为0。
图2为本发明实施例功率晶体管装置100中LDMOS晶体管元件10实作方式的示意图。LDMOS晶体管元件10包含一P型掺杂区32、一N型掺杂区34、一N型掺杂区36、一层间介电层(interlayer dielectric,ILD)38、一P型阱42和一N型阱44，设置于一P型半导体基板30上。源极端S的电极设置在形成在P型阱42上方的P型掺杂区32和N型掺杂区34之上，漏极端D的电极设置在形成在N型阱44上方的N型掺杂区36之上，而栅极端G和场板FP的电极设置在源极端S和漏极端D之间。层间介电层38形成于P型半导体基板30上。在本发明实施例中，场板FP可形成在层间介电层38之上。
图3为本发明实施例功率晶体管装置100中LDMOS晶体管元件10实作方式的示意图。LDMOS晶体管元件10包含一P型掺杂区32、一N型掺杂区34、一N型掺杂区36、一P型阱42、一N型阱44和一栅极介电层46，设置于一P型半导体基板30上。源极端S的电极设置在形成在P型阱42上方的P型掺杂区32和N型掺杂区34之上，漏极端D的电极设置在形成在N型阱44上方的N型掺杂区36之上，而栅极端G和场板FP的电极设置在源极端S和漏极端D之间。栅极介电层46形成于P型半导体基板30上。在本发明实施例中，场板FP可形成在栅极介电层46之上。
图4为本发明实施例功率晶体管装置100中LDMOS晶体管元件10实作方式的示意图。LDMOS晶体管元件10包含一P型掺杂区32、一N型掺杂区34、一N型掺杂区36、一P型阱42、一N型阱44、一栅极介电层46和一场氧化层48，设置于一P型半导体基板30上。源极端S的电极设置在形成在P型阱42上方的P型掺杂区32和N型掺杂区34之上，漏极端D的电极设置在形成在N型阱44上方的N型掺杂区36之上，而栅极端G和场板FP的电极设置在源极端S和漏极端D之间。栅极介电层46形成于栅极端G和P型半导体基板30之间。场氧化层48为LDMOS晶体管元件10中的隔离结构，可通过局部性硅氧化(local oxidation of silicon,LOCOS)的方法来形成。在本发明实施例中，场板FP可形成在场氧化层48之上。
图5为本发明实施例功率晶体管装置100中LDMOS晶体管元件10实作方式的示意图。LDMOS晶体管元件10包含一P型掺杂区32、一N型掺杂区34、一N型掺杂区36、一层间介电层38、一P型阱42、一N型阱44和一浅沟渠隔离(Shallow Trench Isolation,STI)层52，设置于一P型半导体基板30上。源极端S的电极设置在形成在P型阱42上方的P型掺杂区32和N型掺杂区34之上，漏极端D的电极设置在形成在N型阱44上方的N型掺杂区36之上，而栅极端G和场板FP的电极设置在源极端S和漏极端D之间。STI层52为LDMOS晶体管元件10中的隔离结构。在本发明实施例中，场板FP可形成在STI层52之上。
图6为本发明实施例功率晶体管装置100中LDMOS晶体管元件10实作方式的示意图。LDMOS晶体管元件10包含一P型掺杂区32、一N型掺杂区34、一N型掺杂区36、一P型阱42、一N型阱44和一接触孔蚀刻停止层(Contact Etch Stop Layer,CESL)54，设置于一P型半导体基板30上。源极端S的电极设置在形成在P型阱42上方的P型掺杂区32和N型掺杂区34之上，漏极端D的电极设置在形成在N型阱44上方的N型掺杂区36之上，而栅极端G和场板FP的电极设置在源极端S和漏极端D之间。接触孔蚀刻停止层54形成于P型半导体基板30上。在本发明实施例中，场板FP可形成在接触孔蚀刻停止层54之上。
图2至图6以N型扩散漂移区域的实施例来做说明，但并不限定本发明的范畴。举例来说，在LDMOS晶体管元件10为P型晶体管的实施例中，标号32可对应一N型掺杂区、标号34可对应一P型掺杂区、标号36可对应一P型掺杂区、标号42可对应一N型阱、标号44可对应一P型阱44，而标号30可对应一N型半导体基板。
综上所述，本发明的功率晶体管装置包含一LDMOS晶体管元件和一控制电路，其中LDMOS晶体管元件包含一漏极端、一源极端、一栅极端和一场板。控制电路施加于场板上的场板控制电压相关施加于栅极端上的栅极控制电压：当LDMOS晶体管元件因应具致能电位的栅极控制电压在强反转区内运作时，施加于场板上的场板控制电压可提升扩散漂移区域内导通电流，并降低导通电阻的值；当LDMOS晶体管元件因应具除能电位的栅极控制电压在截止区内运作时，施加于场板上的场板控制电压可增加导通电阻和击穿电压的值。因此，本发明的功率晶体管装置在高电压环境下运作时可同时满足低导通电阻和高击穿电压的两个要求。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (11)

1.一种功率晶体管装置，其包含：
横向双扩散金属氧化物半导体(lateral double-diffused MOS,LDMOS)晶体管元件，其包含：
第一端，耦接于第一偏压；
第二端，耦接于第二偏压；
栅极端，耦接于栅极控制电压；以及
场板，耦接于场板控制电压；以及
控制电路，其依据该栅极控制电压来提供该场板控制电压，且包含：
反向器，用来对该栅极控制电压执行反向运作以产生反向栅极控制电压，其包含：
第一端，耦接于该栅极控制电压；以及
第二端，用来输出该反向栅极控制电压；
第一晶体管，其包含：
第一端，耦接于第三偏压；
一第二端，耦接于该场板；以及
控制端，耦接于该栅极控制电压；以及
第二晶体管，其包含：
第一端，耦接于该场板；
第二端，耦接于第四偏压；以及
控制端，耦接于该反向器的该第二端以接收该反向栅极控制电压。
2.如权利要求1所述的功率晶体管装置，其中该第一晶体管的掺杂类型和该第二晶体管的掺杂类型相同。
3.如权利要求1所述的功率晶体管装置，其中该反向器包含：
第三晶体管，其包含：
第一端，耦接于第五偏压；
第二端，耦接于该第二晶体管的该控制端；以及
控制端，耦接于该栅极控制电压；
第四晶体管，其包含：
第一端，耦接于该第二晶体管的该控制端；
第二端，耦接于第六偏压；以及
控制端，耦接于该栅极控制电压。
4.如权利要求3所述的功率晶体管装置，其中该第三晶体管的掺杂类型相异于该第四晶体管的掺杂类型。
5.如权利要求1所述的功率晶体管装置，其中该场板形成在该LDMOS晶体管元件的该第一端和该第二端之间。
6.如权利要求5所述的功率晶体管装置，其另包含接触孔蚀刻停止层(contact etchstoplayer,CESL)，其中该场板形成在该接触孔蚀刻停止层之上。
7.如权利要求5所述的功率晶体管装置，其另包含栅极介电层，其中该场板和该栅极端形成在该栅极介电层之上。
8.如权利要求5所述的功率晶体管装置，其另包含场氧化层，形成在该LDMOS晶体管元件的该第一端和该第二端之间，其中该场板形成在该场氧化层之上。
9.如权利要求5所述的功率晶体管装置，其另包含场浅沟槽隔离结构，形成在该LDMOS晶体管元件的该第一端和该第二端之间，其中该场板形成在该STI结构之上。
10.如权利要求5所述的功率晶体管装置，其另包含层间介电层(interlayerdielectric,ILD)，其中该场板形成在该层间介电层之上。
11.如权利要求1所述的功率晶体管装置，其中：
当该LDMOS晶体管元件被具有致能电位的该栅极控制电压导通时，该控制电路用来输出该第三偏压以作为该场板控制电压；且
当该LDMOS晶体管元件被具有除能电位的该栅极控制电压截止时，该控制电路用来输出该第四偏压以作为该场板控制电压。
CN202110993801.2A 2021-08-27 2021-08-27 功率晶体管装置 Pending CN115913215A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110993801.2A CN115913215A (zh) 2021-08-27 2021-08-27 功率晶体管装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110993801.2A CN115913215A (zh) 2021-08-27 2021-08-27 功率晶体管装置

Publications (1)

Publication Number Publication Date
CN115913215A true CN115913215A (zh) 2023-04-04

Family

ID=86473195

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110993801.2A Pending CN115913215A (zh) 2021-08-27 2021-08-27 功率晶体管装置

Country Status (1)

Country Link
CN (1) CN115913215A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116959994A (zh) * 2023-09-21 2023-10-27 华南理工大学 双t结构的ldmos器件制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116959994A (zh) * 2023-09-21 2023-10-27 华南理工大学 双t结构的ldmos器件制备方法
CN116959994B (zh) * 2023-09-21 2023-12-29 华南理工大学 双t结构的ldmos器件制备方法

Similar Documents

Publication Publication Date Title
US10229993B2 (en) LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods
EP2860762B1 (en) High voltage junction field effect transistor
US20090200581A1 (en) High breakdown voltage double-gate semiconductor device
TWI646689B (zh) 半導體裝置
TW201344908A (zh) 互補金屬氧化物半導體的電晶體及半導體裸晶
CN106653752B (zh) 半导体器件
TWI548029B (zh) 半導體元件及其操作方法以及抑制漏電的結構
US20090159968A1 (en) BVDII Enhancement with a Cascode DMOS
US20100163990A1 (en) Lateral Double Diffused Metal Oxide Semiconductor Device
JPWO2013073539A1 (ja) 高耐圧半導体装置
US10121891B2 (en) P-N bimodal transistors
WO2021232989A1 (zh) 晶体管以及集成电路
JP2011029466A (ja) 半導体装置
US10573713B2 (en) High voltage junction terminating structure of high voltage integrated circuit
US9608072B2 (en) Semiconductor device
JP4166010B2 (ja) 横型高耐圧ｍｏｓｆｅｔ及びこれを備えた半導体装置
CN115913215A (zh) 功率晶体管装置
KR20100138924A (ko) 높은 항복 전압 이중 게이트 반도체 디바이스
Wessels Smart power technologies on SOI
TW201419536A (zh) 半導體裝置及使用其之半導體積體電路裝置
TW201714305A (zh) 高壓半導體裝置及其製造方法
JP2012015354A (ja) 半導体装置
JP4248548B2 (ja) 高耐圧半導体装置及びその製造方法
CN216871980U (zh) 金属-氧化物半导体场效应晶体管结构
KR101464334B1 (ko) 반도체 장치의 서지 및 정전기 보호 회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination