TWI646689B - 半導體裝置 - Google Patents

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余俊磊
林明正
蔡俊琳
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，其包括一電晶體、一半導體層、一主動區以及一導電層。該主動區係在該半導體層中。該導電層係用以在該電晶體被觸發成為導通時維持一通道在該主動區中。

Description

半導體裝置
本揭露係關於一種半導體裝置。
最近，氮化鎵(GaN)高電子遷移率電晶體(High Electron Mobility Transistor，HEMT)裝置已經引起大量關注，關於它們替換矽(Si)或碳化矽(SiC)用來作為高電壓(High Voltage，HV)裝置的高電位。GaN HEMT係典型藉由施加歐姆源極與汲極接點及肖特基(Schottky)閘極接點在磊晶生長結構頂部上而製造，該磊晶生長結構包括在GaN通道層上之氮化鋁鎵(AlGaN)阻障層。
一些實施例具有一個下列特徵及/或優點，或下列特徵及/或優點的組合。在一些實施例中，一種半導體裝置係包括一電晶體、一半導體層、一主動區以及一導電層。該主動區係在該半導體層中。該導電層係用以在該電晶體被觸發成為導通時維持一通道在該主動區中 在一些實施例中，一種半導體裝置係包括一基板以及一電晶體。該電晶體係放置在該基板上。該電晶體係包括一半導體層、一主動區以及一導電層。該主動區被定義在該半導體層中。該導電層係用以接收一電壓，該導電層的該電壓位準係決定是否一通道被保持在該主動區中。該導電層係用以與該基板電性隔離。 在一些實施例中，一種半導體裝置係包括一第一電晶體以及一第二電晶體。該第二電晶體係與該第一電晶體積體化。該第一電晶體係用以接收一供應電壓。該第二電晶體係用以接收一參考電壓。該第一電晶體係包括一第一半導體層、一第一主動區以及一第一導電層。該第一主動區被定義在該第一半導體層中。該第一導電層係用以接收一電壓，該第一導電的該電壓位準係決定是否一第一通道被保持在該第一主動區中。該第二電晶體係包括一第二半導體層、一第二主動區以及一第二導電層。該第二主動區被定義在該第二半導體層中。該第二導電層係與該第一導電層電性隔離，且用以接收一電壓。該第二導電層的該電壓位準係決定是否一第二通道被保持在該第二主動區中。
下列揭露提供許多用於實施本發明之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 圖1A係根據本揭露的一些實施例之半導體裝置1的示意圖。參考圖1A，半導體裝置1包括第一控制器101、第二控制器102、第一電晶體M1(也稱作高端電晶體，high-side transistor)、第二電晶體M2(也稱作低端電晶體，low-side transistor)以及負載105。 再者，半導體裝置1係用以在不同電力域操作，該等電力域包括第一電力域，係由供應電壓VDD0以及接地電壓GND0所定義；以及第二電力域，係由供應電壓VDD以及接地電壓GND所定義。例如，供應電壓VDD0係大約1.8伏特(V)以及供應電壓VDD係大約600 V。另外，接地電壓GND0係大約0 V以及接地電壓VDD係大約0 V。替代地，接地電壓GND0的電壓位準係與接地電壓GND所具者不同。 半導體裝置1可作為電力轉換器。例如，半導體裝置1被歸類為切換式電源供應器、整流器、電力反用換流器、電動機-發電機組、直流對直流(direct current-to-direct current，DC-to-DC)轉換器、以及變壓器中之一者。典型電力轉換器包括切換電路、驅動器、以及低電壓電路。為了轉換供應電壓，電力轉換器用開關來實現。 第一電晶體M1以及第二電晶體M2接收供應電壓VDD以及接地電壓GND的第二電力域，且以級聯（cascade）組態連接在供應電壓VDD與接地電壓GND之間。 在一或多個實施例中，第一電晶體M1以及第二電晶體M2之各者包括功率場效電晶體(power field-effect transistor，FET)，諸如雙擴散金屬氧化物半導體(double-diffused metal-oxide-semiconductor，DMOS)電晶體。在又些實施例中，第一電晶體M1以及第二電晶體M2之各者包括另一合適的裝置，諸如絕緣閘雙極電晶體(insulated-gate bipolar transistor，IGBT)、場效電晶體(FET)、等。在本實施例中，第一電晶體M1以及第二電晶體M2之各者包括n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)場效電晶體。在另一實施例中，第一電晶體M1以及第二電晶體M2之各者包括p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)場效電晶體。 又者，負載105包括電阻、電容器、電路、或其它電氣裝置。 第一控制器101係用以接收第二電力域，且提供用以驅動第一電晶體M1之具相對高電壓位準之訊號Vs1。此外，第二控制器102係用以接收第一電力域，且提供用以驅動第二電晶體M2之具相對低電壓位準之訊號Vs2。 第一電晶體M1的汲極端DH接收供應電壓VDD。第一電晶體M1的閘極端GH耦合至第一控制器101的輸出且接收訊號Vs1。第一電晶體M1的源極端SH耦合至負載105。再者，第二電晶體M2的源極端SL接收接地電壓GND。第二電晶體M2的閘極端GL耦合至第二控制器102的輸出且接收訊號Vs2。第二電晶體M2的汲極端DL耦合至第一電晶體M1的源極端SH且也耦合至負載105。 於操作時，第一電晶體M1以及第二電晶體M2經設計為不同時被導通。以此種方式，第一電晶體M1以及第二電晶體M2能夠提供合適的電壓給負載105而使得負載102可正常工作。若第一電晶體M1以及第二電晶體M2二者都在被導通狀態操作，第一電晶體M1以及第二電晶體M2提供不合適的電壓給負載105。於是，負載105不能正常工作。 在一些現有半導體裝置中，高端電晶體以及低端電晶體不會積體化在積體電路(integrated circuit，IC)中。高端電晶體以及低端電晶體各呈獨立組件被製造，且接著安裝在母板上。在此等現有方法中，若高端電晶體以及低端電晶體被積體化在單一IC中，高端電晶體可能無法在高端電晶體應當導通且低端電晶體不應當導通的情況下被導通，其將在參考圖1B下詳細描述。 與此相反，在本揭露中，第一電晶體M1以及第二電晶體M2可被積體化在單一個積體晶片中，而不會影響第一電晶體M1的功能，其也將在參考圖1B下詳細描述。 圖1B係根據本揭露的一些實施例之圖1A中所顯示半導體裝置1的剖面圖。參考圖1B，除了包括第一電晶體M1以及第二電晶體M2，半導體裝置1還包括基板12、第一導電層16、第二導電層14以及導電部件22。 在一些實施例中，基板12包括自矽鍺、砷化鎵、矽碳、或其它合適的半導體材料。在一些實施例中，基板12進一步包括摻雜區諸如P-井以及N-井(未顯示)。在一些其它實施例中，基板10進一步包括其它特徵諸如埋層或磊晶層。又者，在一些實施例中，基板12係絕緣體上半導體諸如絕緣體上矽(silicon on insulator，SOI)。在其他實施例中，半導體基板12包括摻雜磊晶層、梯度半導體層、或進一步包括在不同種類的另一半導體層上方之半導體層，諸如在矽鍺層上之矽層。在一些其它實例中，化合物半導體基板包括多層矽結構，或矽基板可包括多層化合物半導體結構。在一些實施例中，基板12可包括其它元素型半導體諸如鍺及鑽石。在一些實施例中，基板12包括化合物半導體，諸如碳化矽、砷化鎵、砷化銦、或磷化銦。 第一電晶體M1包括在基板12上之第一導電層16，以及在第一導電層16上之第一半導體層18H，例如第III-V族之第一半導體層18H(後文中"第一III-V層18H")。又者，第一電晶體M1的第一主動區19H(在實心框中顯示)係定義在第一III-V層中。再者，第一通道17H(在虛線框中顯示)係定義在第一主動區19H中。 在一實施例中，第一III-V層18H包括氮化鎵(GaN)層(未具體顯示)以及在GaN層上之氮化鋁鎵(AlGaN)層(未具體顯示)。由於GaN層的能帶隙與AlGaN層所具者不同，標示為第一通道17H之二維電子氣體(two-dimensional electron gas，2-DEG)區被產生在AlGaN層中靠近在GaN層與AlGaN層之間的介面。然而，本揭露不限於此。在另一實施例中，第一III-V層18H可包括砷化鎵、砷化銦、砷化銦鎵、磷化銦、氮化鎵、銻化銦、銻化鎵、磷化鎵、氮化鋁、氮化銦、氮化銦鋁及/或任何其之三級或四級化合物或其之混合物或合金。 第一導電層16係放置在基板12上，且作為第一電晶體M1的主體。施加至第一導電層16的電壓位準係決定是否第一通道17H可被保持或維持在第一主動區19H中。具體地，若在第一導電層16的電壓位準非大於在第一電晶體M1的閘極端GH所具者且在其等之間的電壓差係大於第一臨界電壓位準諸如200 V，則第一通道17H不被保持。另一方面，若在第一導電層16的電壓位準非大於在第一電晶體M1的閘極端GH所具者且在其等之間的電壓差非大於第一臨界電壓位準，則第一通道17H被保持。例如，若在第一導電層16的電壓位準係實質上等於在第一電晶體M1的閘極端GH所具者，其意味著在第一導電層16的電壓位準係非大於在第一電晶體M1的閘極端GH所具者，同時電壓差非大於第一臨界電壓位準，則第一通道17H被保持。 替代地，若在第一導電層16的電壓位準係大於在第一電晶體M1的閘極端GH所具者且在其等之間的電壓差係大於第二臨界電壓位準諸如200 V，則第一通道17H不被保持。第二臨界電壓位準可與第一臨界電壓位準相同或不同。另一方面，若在第一導電層16的電壓位準係大於在第一電晶體M1的閘極端GH所具者且在其等之間的電壓差非大於第二臨界電壓位準，則第一通道17H被保持。 鑑於上述，若在第一導電層16與第一電晶體M1的閘極端GH之間的電壓差落在臨界電壓位準內，則第一通道17H被保持。 第二電晶體M2包括在基板12上之第二導電層14，以及在第二導電層14上之第二半導體層18L，例如第III-V族之第二半導體層18L(後文中"第二III-V層18L")。 第二III-V層18L係與第一III-V層18H分開距離W1。在一實施例中，距離W1係大約100微米（mm）。具體地，第一III-V層18H以及第二III-V層18L係呈實體上彼此分開之獨立組件被製造在相同基板12上。亦，第一III-V層18H係與第二III-V層18L電性分開。又者，第二電晶體M2的第二主動區19L係定義在第二III-V層18L中。再者，第二通道17L係定義在第二主動區19L中。 在一實施例中，第二III-V層18L包括GaN層以及在GaN層上之AlGaN層，但本揭露不限於此。如先前所討論者，由於GaN層的能帶隙與AlGaN層所具者不同，標示為第二通道17L之二維電子氣體(2-DEG)區被產生在AlGaN層中靠近在GaN層與AlGaN層之間的介面。在另一實施例中，第二III-V層18L可包括砷化鎵、砷化銦、砷化銦鎵、磷化銦、氮化鎵、銻化銦、銻化鎵、磷化鎵、及/或任何其之三級或四級化合物或其之混合物或合金。 第二導電層14係放置在基板12上，且作為第二電晶體M2的主體。施加至第二導電層14的電壓位準係決定是否第二通道17L被保持或維持在第二主動區19L中。 具體地，若在第二導電層14的電壓位準非大於在第二電晶體M2的閘極端GL所具者且在其等之間的電壓差係大於第三臨界電壓位準諸如200 V，則第二通道17L不被保持。另一方面，若在第二導電層14的電壓位準非大於在第二電晶體M2的閘極端GL所具者且在其等之間的電壓差非大於第三臨界電壓位準，則第二通道17L被保持。例如，若在第二導電層14的電壓位準係實質上等於在第二電晶體M2的閘極端GL所具者，其意味著在第二導電層14的電壓位準係非大於在第二電晶體M2的閘極端GL所具者且其等之電壓差非大於第三臨界電壓位準，則第二通道17L被保持。 替代地，若在第二導電層14的電壓位準係大於在第二電晶體M2的閘極端GL所具者且在其等之間的電壓差係大於第四臨界電壓位準諸如200 V，則第二通道17L不被保持。第四臨界電壓位準可與第三臨界電壓位準相同或不同。另一方面，若在第二導電層14的電壓位準係大於在第二電晶體M2的閘極端GL所具者且在其等之間的電壓差非大於第四臨界電壓位準，則第二通道17L被保持。 鑑於上述，因為基板12以及第二導電層14連接至接地電壓GND，在第二導電層14與第二電晶體M2的閘極端GL之間的電壓差落在臨界電壓位準內，第二通道17L被保持。 在一些實施例中，基板12摻雜有p型摻雜物，第一導電層16摻雜有n型摻雜物，以及第二導電層14摻雜有p型摻雜物。由於基板12的摻雜物種類與第一導電層16相反，空乏區19的一部分被產生在基板12與第一導電層16之間的介面。相似地，由於第二導電層14的摻雜物種類與第一導電層16相反，空乏區19的另一部分被產生在第二導電層14與第一導電層16之間的介面。結果，第一導電層16係與基板12電性隔離，且也與第一導電層14電性隔離。由於電性隔離，在第一導電層16的電壓位準可保持不變。相反地，沒有電性隔離，從第一導電層16至基板12、或至第二導電層14的放電路徑可能反而存在且負面影響在第一導電層16的電壓位準。 在另一實施例中，基板12摻雜有n型摻雜物，第一導電層16摻雜有p型摻雜物，以及第二導電層14摻雜有n型摻雜物。如先前所討論者，第一導電層16係與基板12以及第二導電層14電性隔離。有效地，在第一導電層16的電壓位準可保持不變。 導電部件22係用以將第一電晶體M1的源極端SH耦合至第一導電層16。因此，第一導電層16係被偏壓在與第一電晶體M1的源極端SH相同之電壓位準。在一實施例中，第一電晶體M1係用以在閘極端GH偏壓在大約600V時導通，以及第二電晶體M2係用以在閘極端GL偏壓在大約6V時導通。 假設供應電壓VDD係600V，具有600V(或606V)之電壓位準之訊號Vs1被施加至閘極端GH，以及具有0V之電壓位準之訊號Vs2被施加至閘極端GL。於操作時，第一電晶體M1因應於訊號Vs1被導通，以及第二電晶體M2因應於訊號Vs2不被導通。第一電晶體M1之導通造成在第一電晶體M1的源極端SH有大約600V的電壓位準，其係與供應電壓VDD實質上相同。又，因為具有導電部件22，第一導電層16係被偏壓在與第一電晶體M1的源極端SH相同之600V的電壓位準。也就是說，在第一導電層16的電壓位準係600V。由於在第一導電層16的電壓位準係實質上等於在第一電晶體M1的閘極端GH所具者，第一通道17H被保持且第一電晶體M1可保持在導通狀態。據此，第一導電層16係用以在第一電晶體M1被觸發成為導通時維持第一通道17H在第一主動區19H中。 假設現有之半導體裝置係與半導體裝置1於結構上相似，除了例如不存在第一導電層16、第二導電層14以及導電部件22之外。因此，在現有半導體裝置中，第一電晶體M1以及第二電晶體M2係放置在基板12上，基板12作為第一電晶體M1以及第二電晶體M2的主體。給予相同之600V的供應電壓、600V(或406V)的訊號Vs1以及0V的訊號Vs2，於操作時，第一電晶體M1因應於訊號Vs1被導通，以及第二電晶體M2因應於訊號Vs2不被導通。由於基板12的電壓位準，其實質上等於0V的接地電壓GND，係非大於在第一電晶體M1的閘極端GH所具之600V，且在其等之間的電壓差超出第一臨界電壓位準，第一通道17H不被保持。於是，第一電晶體M1變成不導通。在該例子中，第一電晶體M1可能會故障，且因此第一電晶體M1以及第二電晶體M2不能提供所欲電壓給負載105。 相反地，在根據本揭露之半導體裝置1中，第一電晶體M1以及第二電晶體M2具有它們分別的主體(第一導電層16以及第二導電層14)。再者，第一導電層16係與第二導電層14以及基板12電性隔離。又者，第一導電層16藉由導電部件22而係被偏壓在與第一電晶體M1的源極端SH相同之電壓位準。有效地，第一通道17H可被保持且第一電晶體M1在導通時被保持在導通狀態。 圖2係根據本揭露的一些實施例之半導體裝置2的圖。參考圖2，半導體裝置2係與參考圖1B時所描述與繪示之半導體裝置1相似，除了例如半導體裝置2係進一步包括夾在第一III-V層18H與第二III-V層18L之間的阻障結構24之外。阻障結構24係用以實體上隔離第一III-V層18H與第二III-V層18L。在一些實施例中，阻障結構24的材料包括介電材料，諸如砷化鎵、砷化銦、砷化銦鎵、磷化銦、氮化鎵、銻化銦、銻化鎵、磷化鎵、氮化鋁、氮化銦、氮化銦鋁及/或任何其之三級或四級化合物或其之混合物或合金。第一III-V層18H係與第二III-V層18L物理上隔離距離W2，例如大約100mm。因為具有阻障結構24，距離W2短於如在圖1A實施例中所討論之距離W1，導致減少之面積成本。 在半導體裝置2中，如先前參考圖1B所討論般，第一電晶體M1以及第二電晶體M2具有它們分別的主體，亦即分別之第一導電層16以及第二導電層14。再者，第一導電層16係與第二導電層14以及基板12電性隔離。又者，第一導電層16藉由導電部件22而係被偏壓在與第一電晶體M1的源極端SH相同之電壓位準。有效地，第一電晶體M1在導通時被保持在導通狀態且可因此正常工作。 圖3係根據本揭露的一些實施例之半導體裝置3的圖。參考圖3，半導體裝置3係與參考圖2時所描述與繪示之半導體裝置2相似，除了例如半導體裝置2係進一步包括在第一導電層16中之導電層17之外。導電層17，其可被放置在第一III-V層18H下，具有與第一導電層16相反之摻雜物種類。導電層17以及第一導電層16二者都耦合至第一電晶體M1的源極端SH。結果，導電層17具有與第一導電層16相同之電壓位準。 在半導體裝置3中，如先前參考圖1B所討論般，第一電晶體M1以及第二電晶體M2具有它們分別的主體，第一導電層16以及第二導電層14。此外，第一導電層16係與第二導電層14以及基板12電性隔離。再者，第一導電層16藉由導電部件22而係被偏壓在與第一電晶體M1的源極端SH相同之電壓位準。有效地，第一電晶體M1可在導通時被保持在導通狀態且因此正常工作。 圖4係根據本揭露的一些實施例之半導體裝置4的圖。參考圖4，半導體裝置4係與參考圖2時所描述與繪示之半導體裝置2相似，除了例如第一導電層16係藉由阻障結構24'而與第二導電層14電性隔離之外。由於第一導電層16與第二導電層14彼此不再鄰接，空乏區19'僅存在於第一導電層16與基板12之間。再者，阻障結構24'可共形地形成在基板12上。 在半導體裝置4中，如先前參考圖1B所討論般，第一電晶體M1以及第二電晶體M2具有它們分別的主體，第一導電層16以及第二導電層14。再者，第一導電層16係與第二導電層14以及基板12電性隔離。此外，第一導電層16藉由導電部件22而係被偏壓在與第一電晶體M1的源極端SH相同之電壓位準。有效地，第一電晶體M1可在導通時被保持在導通狀態且因此正常工作。 圖5係根據本揭露的一些實施例之半導體裝置5的圖。參考圖5，半導體裝置5係與參考圖2時所描述與繪示之半導體裝置2相似，除了例如第一III-V層18H與第二III-V層18L屬於相同第III-V族之外。在製造時，第III-V族之半導體層42係形成在第一導電層16以及第二導電層14上。之後，隔離區44係藉由例如植入負型摻雜物而形成於在半導體層42中之第一III-V層18H與第二III-V層18L之間。 因為具有隔離區44，產生在第一III-V層18H中之二維電子氣體(2-DEG)不會流入到第二III-V層18L中，這是因為在隔離區44中的負價離子排斥來自第一III-V層18H之電子。亦，產生在第二III-V層18L中之二維電子氣體(2-DEG)不會流入到第一III-V層18H中，這是因為在隔離區44中的負價離子排斥來自第二III-V層18L之電子。在一實施例中，隔離區44的材料包括二氧化矽、氮化矽、矽氧氮化物、氧化鋁、碳化矽、氮化鎵。據此，隔離區44係用以將第一III-V層18H與第二III-V層18L電性隔離。 與第一III-V層18H與第二III-V層18L係實體上隔離之圖2實施例相比，在本實施例中，為達成較佳隔離，隔離區44要求較寬面積。結果，第一III-V層16與第二III-V層18L分開距離W3，距離W3大於距離W2。在一實施例中，距離W3係大約100mm。 在半導體裝置5中，如先前參考圖1B所討論般，第一電晶體M1以及第二電晶體M2具有它們分別的主體，第一導電層16以及第二導電層14。此外，第一導電層16係與第二導電層14以及基板12電性隔離。再者，第一導電層16藉由導電部件22而係被偏壓在與第一電晶體M1的源極端SH相同之電壓位準。有效地，第一電晶體M1在導通時被保持在導通狀態且因此正常工作。 圖6係根據本揭露的一些實施例之半導體裝置6的圖。參考圖6，半導體裝置6係與參考圖1B時所描述與繪示之半導體裝置1相似，除了例如半導體裝置6以電壓源62替換導電部件22之外。 電壓源62係用以提供電壓Vs給第一導電層16。電壓Vs係實質上等於訊號Vs1的電壓位準。結果，在第一電晶體M1的閘極端GH接收訊號Vs1時，第一導電層16具有與第一電晶體M1的源極端SH實質上相同之電壓位準。有效地，如先前參考圖1B所討論般，第一通道17H可被保持且第一電晶體M1在導通時被保持在導通狀態。 在半導體裝置6中，如先前參考圖1B所討論般，第一電晶體M1以及第二電晶體M2具有分別的主體，第一導電層16以及第二導電層14。此外，第一導電層16係與第二導電層14以及基板12電性隔離。又者，第一導電層16藉由電壓Vs而係被偏壓在與第一電晶體M1的源極端SH相同之電壓位準。有效地，第一電晶體M1保持導通且因此正常工作。 圖7係根據本揭露的一些實施例之半導體裝置7的圖。參考圖7，半導體裝置7係與參考圖2時所描述與繪示之半導體裝置2相似，除了例如半導體裝置7以電壓源62替換導電部件22之外。 圖8係根據本揭露的一些實施例之半導體裝置8的圖。參考圖8，半導體裝置8係與參考圖3時所描述與繪示之半導體裝置3相似，除了例如半導體裝置8以電壓源62替換導電部件22之外。導電層17以及第一導電層16二者都耦合至電壓源62，且因此導電層17具有與第一導電層16相同之電壓位準。結果，在第一電晶體M1的閘極端GH接收訊號Vs1時，第一導電層16以及導電層17具有與第一電晶體M1的源極端SH實質上相同之電壓位準。有效地，第一通道17H可被保持且第一電晶體M1在導通時被保持在導通狀態。 圖9係根據本揭露的一些實施例之半導體裝置9的圖。參考圖9，半導體裝置9係與參考圖4時所描述與繪示之半導體裝置4相似，除了例如半導體裝置9以電壓源62替換導電部件22之外。 圖10係根據本揭露的一些實施例之半導體裝置10的圖。參考圖10，半導體裝置10係與參考圖5時所描述與繪示之半導體裝置5相似，除了例如半導體裝置10以電壓源62替換導電部件22之外。 一些實施例具有一個下列特徵及/或優點，或下列特徵及/或優點的組合。在一些實施例中，一種半導體裝置係包括一電晶體、一半導體層、一主動區以及一導電層。該主動區係在該半導體層中。該導電層係用以在該電晶體被觸發成為導通時維持一通道在該主動區中 在一些實施例中，一種半導體裝置係包括一基板以及一電晶體。該電晶體係放置在該基板上。該電晶體係包括一半導體層、一主動區以及一導電層。該主動區被定義在該半導體層中。該導電層係用以接收一電壓，該導電層的該電壓位準係決定是否一通道被保持在該主動區中。該導電層係用以與該基板電性隔離。 在一些實施例中，一種半導體裝置係包括一第一電晶體以及一第二電晶體。該第二電晶體係與該第一電晶體積體化。該第一電晶體係用以接收一供應電壓。該第二電晶體係用以接收一參考電壓。該第一電晶體係包括一第一半導體層、一第一主動區以及一第一導電層。該第一主動區被定義在該第一半導體層中。該第一導電層係用以接收一電壓，該第一導電的該電壓位準係決定是否一第一通道被保持在該第一主動區中。該第二電晶體係包括一第二半導體層、一第二主動區以及一第二導電層。該第二主動區被定義在該第二半導體層中。該第二導電層係與該第一導電層電性隔離，且用以接收一電壓。該第二導電層的該電壓位準係決定是否一第二通道被保持在該第二主動區中。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解它們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。
1、2、3、4、5、6、7、8、9‧‧‧半導體裝置
10‧‧‧半導體裝置/基板
12‧‧‧基板/半導體基板
14‧‧‧第二導電層/第一導電層
16‧‧‧第一導電層/第一III-V層
17‧‧‧導電層
17H‧‧‧第一通道
17L‧‧‧第二通道
18H‧‧‧第III-V族之第一半導體層/第一半導體層/第一III-V層
18L‧‧‧第III-V族之第二半導體層/第二半導體層/第二III-V層
19、19'‧‧‧空乏區
19H‧‧‧第一主動區
19L‧‧‧第二主動區
22‧‧‧導電部件
24、24'‧‧‧阻障結構
42‧‧‧半導體層
44‧‧‧隔離區
62‧‧‧電壓源
101‧‧‧第一控制器
102‧‧‧第二控制器/負載
105‧‧‧負載
DH、DL‧‧‧汲極端
GH、GL‧‧‧閘極端
GND0、GND‧‧‧接地電壓
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
SH、SL‧‧‧源極端
VDD0、VDD‧‧‧供應電壓
Vs1、Vs2‧‧‧訊號
W1、W2、W3‧‧‧距離
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1A係根據本揭露的一些實施例之半導體裝置的圖。 圖1B係根據本揭露的一些實施例之圖1A中所顯示半導體裝置的剖面圖。 圖2係根據本揭露的一些實施例之半導體裝置的圖。 圖3係根據本揭露的一些實施例之半導體裝置的圖。 圖4係根據本揭露的一些實施例之半導體裝置的圖。 圖5係根據本揭露的一些實施例之半導體裝置的圖。 圖6係根據本揭露的一些實施例之半導體裝置的圖。 圖7係根據本揭露的一些實施例之半導體裝置的圖。 圖8係根據本揭露的一些實施例之半導體裝置的圖。 圖9係根據本揭露的一些實施例之半導體裝置的圖。 圖10係根據本揭露的一些實施例之半導體裝置的圖。

Claims (10)

  1. 一種半導體裝置，其包含： 一電晶體，其包括： 一半導體層； 一主動區，在該半導體層中；以及 一導電層，用以在該電晶體被觸發成為導通時維持一通道在該主動區中。
  2. 如請求項1之半導體裝置，其進一步包含： 一電壓源，用以提供一電壓給該導電層，其中該電晶體的一閘極端被一訊號觸發，該訊號具有一電壓位準，該電壓位準係等於該導電層所具者。
  3. 如請求項1之半導體裝置，其中該導電層係被偏壓在與該電晶體的一源極端相同之電壓位準，該半導體裝置更包括： 一導電部件，用以將該電晶體的該源極端耦合至該導電層。
  4. 一種半導體裝置，其包含： 一基板；以及 一電晶體，放置在該基板上，且包括： 一半導體層； 一主動區，被定義在該半導體層中；以及 一導電層，用以接收一電壓，該導電層的該電壓位準係決定是否一通道被保持在該主動區中，以及該導電層係用以與該基板電性隔離。
  5. 一種半導體裝置，其包含： 一第一電晶體，用以接收一供應電壓，且包括： 一第一半導體層； 一第一主動區，被定義在該第一半導體層中；以及 一第一導電層，用以接收一電壓，該第一導電的該電壓位準係決定是否一第一通道被保持在該第一主動區中；以及 一第二電晶體，與該第一電晶體積體化，且用以接收一參考變壓，該第二電晶體包括： 一第二半導體層； 一第二主動區，被定義在該第二半導體層中；以及 一第二導電層，與該第一導電層電性隔離，且用以接收一電壓，該第二導電層的該電壓位準係決定是否一第二通道被保持在該第二主動區中。
  6. 如請求項5之半導體裝置，其中該第一導電層係用以在該電晶體被觸發成為導通時維持該第一通道。
  7. 如請求項6之半導體裝置，其進一步包含： 一電壓源，用以提供一電壓給該第一導電層，其中該第一電晶體的一閘極端被一訊號觸發，該訊號具有一電壓位準，該電壓位準係等於該第一導電層所具者。
  8. 如請求項6之半導體裝置，其中在該第一電晶體被觸發成為導通時，該第一導電層係被偏壓在與該第一電晶體的一源極端相同之電壓位準，該半導體裝置更包括： 一導電部件，用以將該第一電晶體的該源極端耦合至該第一導電層。
  9. 如請求項5之半導體裝置，其中該第一半導體層係與該第二半導體層分開。
  10. 如請求項9之半導體裝置，其進一步包含： 一阻障結構，夾在該第一半導體層與該第二半導體層之間，且用以實體上隔離該第一半導體層與該第二半導體層，其中該第一半導體層與該第二半導體層被該阻障結構實體上隔離。
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