KR20100138924A - 높은 항복 전압 이중 게이트 반도체 디바이스 - Google Patents
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Abstract
이중 게이트 반도체 디바이스는 전력 응용을 위해 유용한 출력 전압의 큰 편차(excursion)를 허용하는 높은 항복 전압을 제공한다. 이중 게이트 반도체 디바이스는 MOS 게이트 및 접합 게이트를 포함하는 이중 게이트 디바이스로 생각될 수 있고, 접합 게이트의 바이어스는 MOS 게이트의 게이트 전압의 함수일 수 있다. 이중 게이트 반도체 디바이스의 항복 전압은 MOS 게이트 및 접합 게이트의 항복 전압들의 합계이다. 개개의 접합 게이트는 본질적으로 높은 항복 전압을 갖기 때문에, 이중 게이트 반도체 디바이스의 항복 전압은 개개의 MOS 게이트의 항복 전압보다 더 높다. 이중 게이트 반도체 디바이스는 종래의 트랜지스터 디바이스들과 비교하여 더 높은 전력 레벨들에서의 동작 가능성에 더하여 개선된 RF 능력을 제공한다.
Description
본 발명은 일반적으로 반도체 디바이스에 관한 것이다. 특히, 본 발명은 전력 응용을 위해 구성된 반도체 디바이스에 관한 것이다.
RF(radio-frequency) 전력 응용을 위해 설계된 CMOS(complementary metal-oxide semiconductor) 디바이스는 전통적으로 개선된 RF 성능 대 보다 높은 항복 전압 사이의 트레이드오프를 요구하였다. 예를 들면, CMOS 디바이스의 RF 성능은 게이트 기하 형상을 감소시키는 것에 의해(예를 들면, 짧은 채널 길이를 이용하는 것에 의해) 개선될 수 있다. 그러나, 보다 작은 게이트 기하 형상은 CMOS 디바이스의 항복 전압을 감소시킬 수 있다. 감소된 항복 전압은 증폭기 구성에서 CMOS 디바이스의 출력에서 이용 가능한 전압 스윙을 제한하기 때문에, 그러한 CMOS 디바이스들은 전력 응용에서 덜 유용하다.
항복 전압 문제에 대한 하나의 접근으로, CMOS 디바이스들은 보다 낮은 전압 스윙에 의한 보다 큰 전류 구동을 위해 설계될 수 있다. 그러나, 보다 큰 전류 구동은 CMOS 디바이스의 트랜지스터의 폭이 크게 만들어질 것으로 요구하고 따라서 구동 회로에 원치 않은 용량성 부하를 나타낼 수 있다.
항복 전압 문제에 대한 다른 접근법은 LDMOS(Laterally Diffused Metal-Oxide-Semiconductor) 트랜지스터들을 이용한다. LDMOS 트랜지스터들은 활성 영역과 드레인 사이에 드리프트 영역을 갖는다. 드리프트 영역은 저농도로 도핑되고 가장 큰 전압 스윙을 경험한다. 드리프트 영역의 도핑 농도는 항복 전압 요건에 의해 제한되기 때문에, LDMOS 디바이스들은 (온 상태 저항으로서 알려진) 드레인 단자로부터 소스 단자로 흐르는 드레인 전류의 보다 높은 총 저항을 위해 보다 높은 항복 전압을 트레이드오프한다.
항복 전압 문제에 대한 또 다른 접근법은 보다 두껍고 보다 높은 저항률의 기판을 갖는 디바이스들을 이용한다. 이들 디바이스들은 보다 높은 전압 성능을 제공하지만 또한 보다 높은 온 상태 손실들을 도입할 수 있다. 이들 디바이스들은 기판 다이오드의 공핍 영역이 횡방향 다이오드(lateral diode)의 공핍 영역과 상호 작용하여 표면 전계(surface field)를 감소시키는 RESURF(Reduced Surface Field) 디바이스들을 포함한다. 이들 디바이스들에서는, 공핍 구역이 횡방향으로 넓어지기 때문에 항복 전압이 증가된다.
그러므로, 종래의 반도체 디바이스들과 비교하여 개선된 RF 능력 및 보다 높은 전력을 제공하는 높은 항복 전압 반도체 디바이스가 필요하다.
본 발명의 실시예들은 높은 항복 전압 이중 게이트 반도체 디바이스를 제어하기 위한 방법을 포함한다. 본 방법은 기판 상의 금속 산화물 반도체 게이트, 및 실질적으로 웰 영역 내의 접합 게이트 - 웰 영역은 실질적으로 기판 내에 있음 - 를 포함하는 높은 항복 전압 이중 게이트 반도체 디바이스를 형성하는 단계를 포함한다. 방법은 실질적으로 웰 영역 내에 드레인을 형성하는 단계, 실질적으로 기판 내에 소스를 형성하는 단계, 및 접합 게이트에 제어 회로를 연결하는 단계 - 제어 회로는 접합 게이트의 유효 저항을 변경하는 것에 의해 드레인과 소스 사이에 흐르는 전류를 제어하도록 구성됨 - 를 더 포함한다.
본 발명의 다른 실시예에 따르면, 방법은 제1 도핑 타입을 갖는 기판을 형성하고, 실질적으로 기판 내에 제2 도핑 타입을 갖는 소스를 형성하고, 기판 상에 배치된 산화물 층 상에 제1 게이트를 형성하고, 실질적으로 기판 내에 제2 도핑 타입을 갖는 웰 영역을 형성하고, 실질적으로 웰 영역 내에 제1 도핑 타입을 갖는 제2 게이트를 형성하고, 실질적으로 웰 영역 내에 제2 도핑 타입을 갖는 드레인을 형성하는 것에 의해 높은 항복 전압 이중 게이트 반도체 디바이스를 제어하는 단계를 포함한다. 방법은 제2 게이트에 제어 회로를 연결하는 단계 - 제어 회로는 웰 영역 내의 드레인과 소스 사이의 유효 저항을 변경하는 것에 의해 높은 항복 전압 이중 게이트 반도체 디바이스를 제어하도록 구성됨 - 를 더 포함하고, 유효 저항은 웰 영역 내의 드레인과 소스 사이에 흐르는 전류를 제어한다.
본 발명의 실시예들은 제1 도핑 타입을 갖는 기판, 실질적으로 기판 내에 형성된 제2 도핑 타입을 갖는 소스, 기판 상에 배치된 산화물 층 상에 형성된 제1 게이트, 제2 전도성 타입을 갖고 실질적으로 기판 내에 형성된 웰 영역, 및 실질적으로 웰 영역 내에 형성된 제2 도핑 타입을 갖는 드레인을 포함하는 전력 응용을 위한 높은 항복 전압 이중 게이트 반도체 디바이스를 포함한다. 본 발명의 실시예는 실질적으로 웰 영역 내에 형성된 제1 도핑 타입을 갖는 제2 게이트를 더 포함하고, 높은 항복 전압 이중 게이트 반도체 디바이스에서 흐르는 전류는 제2 게이트에 인가된 전압에 반응한다.
도면 내의 구성요소들은 간단명료함을 위해 예시되고 일정한 비례로 그려져 있지 않다. 본 발명의 다양한 실시예들에 대한 이해의 증진을 돕기 위해 구성요소들 중 일부의 치수들은 다른 구성요소들에 비하여 과장될 수 있다.
도 1은 MOS 게이트, 접합 게이트 및 2개의 인접한 N+ 영역들을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 2는 MOS 게이트, 접합 게이트 및 전도층을 이용하여 연결된 2개의 N+ 영역들을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 3은 MOS 게이트 및 접합 게이트 및 MOS 게이트와 접합 게이트의 사이에 배치된 단일 N+ 영역을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 4는 제2 동작 모드에서의 도 3의 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 5는 도 1-2의 이중 게이트 반도체 디바이스의 전형적인 회로도를 예시한다.
도 6은 MOS 게이트 및 접합 게이트를 포함하는 이중 게이트 반도체 디바이스의 전형적인 단면을 예시한다.
도 1은 MOS 게이트, 접합 게이트 및 2개의 인접한 N+ 영역들을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 2는 MOS 게이트, 접합 게이트 및 전도층을 이용하여 연결된 2개의 N+ 영역들을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 3은 MOS 게이트 및 접합 게이트 및 MOS 게이트와 접합 게이트의 사이에 배치된 단일 N+ 영역을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 4는 제2 동작 모드에서의 도 3의 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다.
도 5는 도 1-2의 이중 게이트 반도체 디바이스의 전형적인 회로도를 예시한다.
도 6은 MOS 게이트 및 접합 게이트를 포함하는 이중 게이트 반도체 디바이스의 전형적인 단면을 예시한다.
이중 게이트 반도체 디바이스는 전력 응용을 위해 유용한 출력 전압의 큰 편차(large excursion)를 허용하는 높은 항복 전압을 제공한다. 이중 게이트 반도체 디바이스는 금속 산화물 반도체(MOS) 게이트 및 접합 게이트를 포함하는 이중 게이트 디바이스로 간주될 수 있고, 접합 게이트의 바이어스는 MOS 게이트의 게이트 전압의 함수일 수 있다. 이중 게이트 반도체 디바이스의 항복 전압은 MOS 게이트 및 접합 게이트의 항복 전압들의 합계이다. 개별의 접합 게이트는 본질적으로 높은 항복 전압을 갖기 때문에, 이중 게이트 반도체 디바이스의 항복 전압은 개별의 MOS 게이트의 항복 전압보다 더 높다.
이중 게이트 반도체 디바이스는 종래의 CMOS(complementary metal-oxide semiconductor) 디바이스들과 비교하여 더 높은 전력 레벨들에서의 동작 가능성에 더하여 개선된 RF 능력을 제공한다. 이중 게이트 반도체 디바이스는 본 기술분야에 공지된 반도체 제조의 기법들을 이용하여 실질적으로 기판 상에 및/또는 기판 내에 제조될 수 있고 프로세스 흐름에서의 작은 변경들과 함께 CMOS 및 논리 회로들에 대한 표준 제조 프로세스들을 이용할 수 있다.
MOS 게이트는, 그 MOS 게이트에 전압이 인가될 때, 반도체 구조 내의 전하 분포를 변경하고, 따라서 반도체 구조의 전도 특성을 제어하는, 금속 산화물 반도체 구조를 포함할 수 있다. 따라서 MOS 게이트는 전기적으로 제어되는 게이트 또는 스위치로서 기능할 수 있다. 이러한 타입의 게이트는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스에서 발견될 수 있다. 접합 게이트는 그 접합 게이트에 전압이 인가될 때 채널 내의 전하 분포가 변경되고 그에 의해 채널의 전도 특성을 제어하도록 채널의 나머지의 도핑 특성과 반대되는 도핑 특성을 갖는 반도체 재료의 채널의 영역을 포함한다. 따라서 접합 게이트는 전기적으로 제어되는 게이트 또는 스위치로서 기능한다. 이러한 타입의 게이트는 접합 전계 효과 트랜지스터(JFET)에서 발견될 수 있다. 접합 게이트의 유효 저항은 접합 게이트의 전압에 의해 제어되는 채널의 저항이다.
MOS 게이트와 접합 게이트 사이에 하나 이상의 주입 영역들을 포함하는 이중 게이트 반도체 디바이스가 제조될 수 있다. MOS 게이트와 접합 게이트 사이에 주입 영역이 없는 실시예들은 MOS 게이트와 접합 게이트 사이에 하나 이상의 주입 영역들을 포함하는 실시예들보다 이중 게이트 반도체 디바이스에 대한 보다 높은 공간 밀도 구성을 제공할 수 있다. 이들 다양한 실시예들의 동작의 원리들은, MOS 게이트 채널과 드리프트 영역 사이의 공핍 영역이 변경되는 것을 제외하고는 유사하다.
도 1은 MOS 게이트, 접합 게이트 및 2개의 인접한 N+ 영역들(즉, 주입 영역들)을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다. 이중 게이트 반도체 디바이스(100)는 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층들의 영역들 및/또는 층들로부터 형성될 수 있다. 이중 게이트 반도체 디바이스(100)는 P- 기판(110), P- 기판(110) 내에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물 층(150), N+ 영역(160), N+ 영역(162), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다. 본 명세서에서 사용된 바와 같이 "+" 기호는 표시된 전도성 타입의 강한 도핑을 나타내고(예를 들면, N+는 N 타입의 강한 도핑을 나타냄) "-" 기호는 표시된 전도성 타입의 약한 도핑을 나타낸다(예를 들면, P-는 P 타입의 약한 도핑을 나타냄).
게이트(140) 및 P+ 게이트(170)에 각각 Vg1 및 제어 전압 Vg2와 같은 전기 신호들이 연결될 수 있다. 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 N+ 소스(130), N+ 영역(160), N+ 영역(162) 및 N+ 드레인(180) 각각의 표면 상에 배치된 추가적인 폴리실리콘 층들(도시되지 않음) 또는 금속 층들(도시되지 않음)을 이용하여 N+ 소스(130), N+ 영역(160), N+ 영역(162) 및 N+ 드레인(180)에도 전기 신호들이 연결될 수 있다.
이중 게이트 반도체 디바이스(100)는 P- 기판(110), N+ 소스(130), 및 N+ 영역(160), 게이트(140), 및 산화물 층(150)에 의해 형성된 (N 채널 MOSFET로도 알려진) N 타입 MOS 전계 효과 트랜지스터를 포함한다. 이중 게이트 반도체 디바이스(100)는 또한 P- 기판(110), N- 웰(120), N+ 영역(162), P+ 게이트(170) 및 N+ 드레인(180)에 의해 형성된 (N 채널 JFET로도 알려진) N 채널 접합 전계 효과 트랜지스터를 포함한다. 이 실시예에서, N+ 영역(160) 및 N+ 영역(162)은 인접하고 N+ 영역(162)은 실질적으로 N- 웰(120) 내에 배치된다.
대안적으로, 이중 게이트 반도체 디바이스(100)의 구성요소들은 이중 게이트 반도체 디바이스(100)가 P 채널 접합 게이트를 포함하는 P 타입 MOS 게이트를 포함하도록 구성될 수 있다. 그러한 실시예에서, 도핑된 실리콘의 영역들 및/층들의 일부는, 본 기술분야에 공지된 반도체 제조 기법들에 따라서, 상이한 도핑을 가질 수 있다.
이중 게이트 반도체 디바이스(100)는 2개의 모드에서 동작하는 것으로 생각될 수 있다. 도 1에 예시된 제1 모드는 Vg1 > 문턱 전압 Vth 및 ｜Vg2 - VPI｜
0(즉, Vg2 - VPI의 절대값이 대략 0임)에 의해 나타내어진다. Vg1은 게이트(140)에서의 전압이고, Vg2는 P+ 게이트(170)에서의 전압이고, Vth는 게이트(140)에 대한 문턱 전압이고, VPI는 N+ 영역(162)에서의 전압이다. 제1 모드에서는 MOS 게이트가 "온"이 되도록 Vth보다 더 큰 전압 Vg1이 게이트(140)에 인가된다. 제어 전압 Vg2와 N+ 영역(162)의 전압 VPI 사이에 낮은 전위 차이로 접합 게이트가 바이어싱되도록 제어 전압 Vg2가 P+ 게이트(170)에 인가된다. 따라서 P+ 게이트(170)는 전류 흐름에 대해 낮은 저항 Ron을 나타낸다. 제1 모드에서는, 반도체 디바이스(100)는 N+ 소스(130)와 N+ 드레인(180) 사이에 전류를 전도한다. 제2 모드에서는, 반도체 디바이스(100)는 전류를 전도하지 않는다.
도 1로 되돌아가서, 제2 모드에서는 음의 제어 전압 Vg2가 P+ 게이트(170)에 인가되고 P+ 게이트(170) 아래의 공핍 영역은 N- 웰(120) 내의 채널(도시되지 않음)까지 확장된다. ｜Vg2 - VPI｜가 핀치 오프 전압 Voff보다 더 크도록 P+ 게이트(170)에 제어 전압 Vg2가 인가되는 경우, 채널은 P+ 게이트(170) 아래에서 완전히 공핍되고 N+ 영역(162)과 N+ 드레인(180) 사이에 전류가 흐르지 않는다. 마찬가지로, 제2 모드에서는, N+ 소스(130)와 N+ 드레인(180) 사이에 전류가 흐르지 않는다.
｜Vg2 - VPI｜
0(제1 모드에 대응함)이 되도록 P+ 게이트(170)에 제어 전압 Vg2가 인가되는 경우, 채널은 열리고 N+ 영역(162)과 N+ 드레인(180) 사이에 다수 캐리어들의 전류가 흐를 수 있다. 그러므로, P+ 게이트(170)(접합 게이트)는 ｜Vg2 - VPI｜ > Voff일 때 N+ 소스(130)와 N+ 드레인(180) 사이에 전류 흐름을 거의 또는 전혀 허용하지 않는 높은 유효 저항 Roff, 및 ｜Vg2 - VPI｜
0일 때 최대 전류 흐름을 허용하는 낮은 유효 저항 Ron을 갖는 가변 저항기와 동등하게 작용할 수 있다.
이중 게이트 반도체 디바이스(100)는 P+ 게이트(170)(접합 게이트)에서의 제어 전압 Vg2가 게이트(140)(MOS 게이트)에서의 전압 Vg1의 함수일 수 있는 이중 게이트를 갖는 디바이스를 포함할 수 있다. MOS 게이트 및 접합 게이트는 양쪽 모두가 도 5를 참조하여 설명된 제어 회로를 이용하여 동시에 "온" 상태 또는 "오프" 상태에서 동적으로 바이어싱될 수 있다.
제2 동작 모드에서의 높은 유효 저항 Roff는 P+ 게이트(170)가 높은 전압을 유지하게 하고 게이트(140)와 N+ 영역(160) 사이의 전압 전위를 MOS 게이트 항복 전압 미만으로 제한한다. 이중 게이트 반도체 디바이스(100)의 항복 전압은 MOS 게이트 및 P+ 게이트(170)의 항복 전압들의 합계이기 때문에, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중 게이트 반도체 디바이스(100)의 높은 항복 전압을 제공한다.
제어 전압 Vg2는 제어 회로를 이용하여 조절될 수 있고 핀치-오프 전압 Voff에 의조할 수 있다. 제어 회로는 게이트(140)로부터 P+ 게이트(170)로 RF 신호를 연결하도록 구성된 커패시터(도시되지 않음)를 포함할 수 있다. 게이트(140)와 P+ 게이트(170) 사이의 거리를 제한하기 위해, 커패시터는 게이트(140)와 P+ 게이트(170) 사이에 병렬로 다중 적층된 금속 층들(multiple stacked metal layers)로 구현될 수 있다.
도 2는 MOS 게이트, 접합 게이트 및 전도층을 이용하여 연결된 2개의 N+ 영역들을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다. 이중 게이트 반도체 디바이스(200)는 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층들의 영역들 및/또는 층들로부터 형성될 수 있다.
이중 게이트 반도체 디바이스(200)는 P- 기판(110), P- 기판(110) 내에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물 층(150), N+ 영역(260), N+ 영역(262), 전도층(265), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다. 전도층(265)은 폴리실리콘 층, 금속 층 또는 본 기술분야에 공지된 다른 전도층일 수 있다. 도 2에 예시된 바와 같이, N+ 영역(260) 및 N+ 영역(262)은 P- 기판(110)의 영역에 의해 분리되고, N+ 영역(262)은 실질적으로 N- 웰(120) 내에 배치된다.
이중 게이트 반도체 디바이스(200)에 관하여 본 명세서에서 논의된 바와 같이, 게이트(140) 및 P+ 게이트(170)에 각각 Vg1 및 제어 전압 Vg2와 같은 전기 신호들이 연결될 수 있다. 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 N+ 소스(130), N+ 영역(260), N+ 영역(262) 및 N+ 드레인(180) 각각의 표면 상에 배치된 추가적인 폴리실리콘 층들(도시되지 않음) 또는 금속 층들(도시되지 않음)을 이용하여 N+ 소스(130), N+ 영역(260), N+ 영역(262) 및 N+ 드레인(180)에도 전기 신호들이 연결될 수 있다.
이중 게이트 반도체 디바이스(200)는 P- 기판(110), N- 웰(120), N+ 소스(130), 및 N+ 영역(260), 게이트(140), 및 산화물 층(150)에 의해 형성된 N 타입 MOSFET를 포함한다. 이중 게이트 반도체 디바이스(200)는 또한 P- 기판(110), N- 웰(120), N+ 영역(262), P+ 게이트(170) 및 N+ 드레인(180)에 의해 형성된 N 채널 JFET를 포함한다. 이 실시예에서, N+ 영역(260) 및 N+ 영역(262)은 전도층(265)을 이용하여 연결된다.
대안적으로, 이중 게이트 반도체 디바이스(200)의 구성요소들은 이중 게이트 반도체 디바이스(200)가 P 채널 접합 게이트를 포함하는 P 타입 MOS 게이트 또는 P 채널 접합 게이트를 포함하는 N 타입 MOS 게이트 또는 N 채널 접합 게이트를 포함하는 P 타입 MOS 게이트를 포함하도록 구성될 수 있다. 그러한 실시예에서, 도핑된 실리콘의 영역들 및/또는 층들의 일부는, 본 기술분야에 공지된 반도체 제조 기법들에 따라서, 상이한 도핑을 가질 수 있다.
이중 게이트 반도체 디바이스(200)는 도 1에 관하여 본 명세서에서 설명된 2개의 모드들과 유사하게 동작하는 것으로 생각될 수 있다. 제1 모드는 Vg1 > 문턱 전압 Vth 및 ｜Vg2 - VPI｜
0에 의해 나타내어지고, 여기서 VPI는 N+ 영역(262)에서의 전압이다. 제1 모드에서는, MOS 게이트가 "온"이 되도록 Vth보다 더 큰 전압 Vg1이 게이트(140)에 인가된다. 제어 전압 Vg2와 N+ 영역(262)의 전압 VPI 사이에 낮은 전위 차이로 접합 게이트가 바이어싱되도록 제어 전압 Vg2가 P+ 게이트(170)에 인가된다. 따라서 P+ 게이트(170)는 전류 흐름에 대해 낮은 저항 Ron을 나타낸다. 제1 모드에서는, 반도체 디바이스(200)는 N+ 소스(130)와 N+ 드레인(180) 사이에 전류를 전도한다. 제2 모드에서는, 반도체 디바이스(200)는 전류를 전도하지 않는다.
｜Vg2 - VPI｜
0(제1 모드에 대응함)이 되도록 P+ 게이트(170)에 제어 전압 Vg2가 인가되는 경우, 채널은 열리고 N+ 영역(262)과 N+ 드레인(180) 사이에 다수 캐리어들의 전류가 흐를 수 있다. 그러므로, P+ 게이트(170)(접합 게이트)는 ｜Vg2 - VPI｜ > Voff일 때 N+ 소스(130)와 N+ 드레인(180) 사이에 전류 흐름을 거의 또는 전혀 허용하지 않는 높은 유효 저항 Roff, 및 ｜Vg2 - VPI｜
0일 때 최대 전류 흐름을 허용하는 낮은 유효 저항 Ron을 갖는 가변 저항기와 동등하게 작용할 수 있다.
이중 게이트 반도체 디바이스(200)는 P+ 게이트(170), 즉 접합 게이트에서의 제어 전압 Vg2가 게이트(140)에서의 전압 Vg1의 함수일 수 있는 이중 게이트를 갖는 디바이스를 포함할 수 있다. MOS 게이트 및 접합 게이트는 양쪽 모두가 도 5를 참조하여 설명된 제어 회로를 이용하여 동시에 "온" 상태 또는 "오프" 상태에서 동적으로 바이어싱될 수 있다. 도 1을 참조하여 설명된 바와 같이, 제어 회로는 게이트(140)로부터 P+ 게이트(170)로 RF 신호를 연결하도록 구성된 커패시터(도시되지 않음)를 포함할 수 있다.
제2 동작 모드에서, 높은 유효 저항 Roff는 P+ 게이트(170)가 높은 전압을 유지하게 하고 게이트(140)와 N+ 영역(260) 사이의 전압 전위를 MOS 게이트 항복 전압 미만으로 제한한다. 이중 게이트 반도체 디바이스(200)의 항복 전압은 MOS 게이트 및 P+ 게이트(170)의 항복 전압들의 합계이기 때문에, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중 게이트 반도체 디바이스(200)의 높은 항복 전압을 제공한다.
도 3은 MOS 게이트 및 접합 게이트 및 MOS 게이트와 접합 게이트의 사이에 배치된 단일 N+ 영역을 포함하는 이중 게이트 반도체 디바이스의 예시적인 단면을 예시한다. 이중 게이트 반도체 디바이스(300)는 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층들의 영역들 및/또는 층들로부터 형성될 수 있다. 이중 게이트 반도체 디바이스(300)는 P- 기판(110), P- 기판(110) 내에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물 층(150), N+ 영역(360), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다. 도 3에 예시된 바와 같이, N+ 영역(360)은 실질적으로 N- 웰(120) 내에 배치된다.
도 1-2를 참조하여 설명된 바와 같이, 게이트(140) 및 P+ 게이트(170)에 각각 Vg1 및 제어 전압 Vg2와 같은 전기 신호들이 연결될 수 있다. 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 N+ 소스(130), N+ 영역(360) 및 N+ 드레인(180) 각각의 표면 상에 배치된 추가적인 폴리실리콘 층들(도시되지 않음) 또는 금속 층들(도시되지 않음)을 이용하여 N+ 소스(130), N+ 영역(360) 및 N+ 드레인(180)에도 전기 신호들이 연결될 수 있다.
이중 게이트 반도체 디바이스(300)는 P- 기판(110), 게이트(140), 및 산화물 층(150)에 의해 형성된 N 타입 MOS 게이트를 포함한다. 이중 게이트 반도체 디바이스(300)는 또한 P- 기판(110), N- 웰(120), N+ 영역(360), P+ 게이트(170) 및 N+ 드레인(180)에 의해 형성된 N 채널 JFET를 포함한다. 이 실시예에서, N+ 영역(360)은 N 채널 JFET의 소스이고 N 타입 MOS 게이트에 접하고, N 타입 MOS 게이트는 게이트(140) 및 산화물 층(150)을 포함한다.
이중 게이트 반도체 디바이스(300)는 도 1-2에 관하여 본 명세서에서 설명된 2개의 모드들과 유사하게 동작하는 것으로 생각될 수 있다. 제1 모드는 Vg1 > 문턱 전압 Vth 및 ｜Vg2 - VPI｜
0에 의해 나타내어지고, 여기서 VPI는 N+ 영역(360)에서의 전압이다. 제1 모드에서는, MOS 게이트가 "온"이 되도록 Vth보다 더 큰 전압 Vg1이 게이트(140)에 인가된다. 제어 전압 Vg2와 N+ 영역(360)의 전압 VPI 사이에 낮은 전위 차이로 접합 게이트가 바이어싱되도록 제어 전압 Vg2가 P+ 게이트(170)에 인가된다. 따라서 P+ 게이트(170)는 전류 흐름에 대해 낮은 저항 Ron을 나타낸다. 제1 모드에서는, 반도체 디바이스(300)는 N+ 소스(130)와 N+ 드레인(180) 사이에 전류를 전도한다. 제2 모드에서는, 반도체 디바이스(300)는 전류를 전도하지 않는다.
｜Vg2 - VPI｜
0(제1 모드에 대응함)이 되도록 P+ 게이트(170)에 제어 전압 Vg2가 인가되는 경우, 채널은 열리고 N+ 영역(360)과 N+ 드레인(180) 사이에 다수 캐리어들의 전류가 흐를 수 있다. 그러므로, P+ 게이트(170)(접합 게이트)는 ｜Vg2 - VPI｜ > Voff일 때 N+ 소스(130)와 N+ 드레인(180) 사이에 전류 흐름을 거의 또는 전혀 허용하지 않는 높은 유효 저항 Roff, 및 ｜Vg2 - VPI｜
0일 때 최대 전류 흐름을 허용하는 낮은 유효 저항 Ron을 갖는 가변 저항기와 동등하게 작용하는 것으로 간주될 수 있다.
도 1-2를 참조하여 설명된 바와 같이, 이중 게이트 반도체 디바이스(300)는 P+ 게이트(170), 즉 접합 게이트에서의 제어 전압 Vg2가 게이트(140)에서의 전압 Vg1의 함수일 수 있는 이중 게이트를 갖는 디바이스로 간주될 수 있다. MOS 게이트 및 접합 게이트는 양쪽 모두가 도 5를 참조하여 설명된 제어 회로를 이용하여 동시에 "온" 상태 또는 "오프" 상태에서 동적으로 바이어싱될 수 있다. 도 1를 참조하여 설명된 바와 같이, 제어 회로는 게이트(140)로부터 P+ 게이트(170)로 RF 신호를 연결하도록 구성된 커패시터(도시되지 않음)를 포함할 수 있다.
제2 동작 모드에서, 높은 유효 저항 Roff는 P+ 게이트(170)가 높은 전압을 유지하게 하고 게이트(140)와 N+ 영역(360) 사이의 전압 전위를 MOS 게이트 항복 전압 미만으로 제한한다. 이중 게이트 반도체 디바이스(300)의 항복 전압은 MOS 게이트 및 P+ 게이트(170)의 항복 전압들의 합계이기 때문에, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중 게이트 반도체 디바이스(300)의 높은 항복 전압을 제공한다.
도 4는 제2 동작 모드에서의 도 3의 이중 게이트 반도체 디바이스(300)의 예시적인 단면을 예시한다. 제2 동작 모드에서의 이중 게이트 반도체 디바이스(300)에 대한 여기에서의 설명은 도 1-2를 참조하여 각각 설명된 이중 게이트 반도체 디바이스들(100 및 200)의 제2 동작 모드와 유사하게 적용된다.
제2 동작 모드에서, 게이트(140)에 인가된 전압 Vg1은, MOS 게이트가 "오프"이도록, 문턱 전압 Vth보다 낮다. Vg2와 N+ 영역(360)의 전압 VPI 사이의 높은 전위 차이를 이용하여, 접합 게이트가 핀치 오프 전압 Voff의 근방으로 바이어싱되도록 제어 전압 Vg2가 P+ 게이트(170)에 인가된다. 따라서 P+ 게이트(170)는 도 4에 예시된 드리프트 영역(420)과 같은 드리프트 영역에서 전류 흐름에 대해 높은 유효 저항 Roff를 나타낸다. 높은 유효 저항 Roff는 도 4에 예시된 공핍 영역(410)과 같은, P+ 게이트(170)의 아래에 및 그의 주위에 연장하는 공핍 영역으로부터 기인한다.
제2 동작 모드에서의 높은 유효 저항 Roff는 P+ 게이트(170)가 높은 전압을 유지하게 하고 게이트(140)에서의 전압 스윙을 MOS 게이트 항복 전압 미만으로 제한한다. 제2 동작 모드는 항복 전압보다 더 큰 전압들로부터 게이트(140)를 효과적으로 보호한다. 이중 게이트 반도체 디바이스(300)의 항복 전압은 MOS 게이트 및 P+ 게이트(170)의 항복 전압들의 합계이기 때문에, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중 게이트 반도체 디바이스(300)의 높은 항복 전압을 제공한다.
도 5는 도 1-2의 이중 게이트 반도체 디바이스의 예시적인 회로도를 예시한다. 회로(500)는 N 채널 JFET(510), N 채널 MOSFET(520), 및 제어 회로(530)를 포함한다. 제어 회로(530)는 N 채널 MOSFET(520)의 전압 Vg1의 함수일 수 있는 제어 전압 Vg2를 N 채널 JFET(510)의 게이트에 제공한다. 제어 회로(530)는 N 채널 MOSFET(520) 및 N 채널 JFET(510) 양쪽 모두를 동시에 "온" 상태 또는 "오프" 상태에서 동적으로 바이어싱하도록 기능한다. 제어 회로(530)는 N 채널 MOSFET의 게이트로부터 N 채널 JFET의 게이트로 RF 신호를 연결할 수 있는 커패시터일 수 있다.
제어 회로(530)는 N 채널 MOSFET이 "오프"일 때(즉, Vg1 < Vth) Roff 유효 저항이 최대 값이도록 N 채널 JFET(510)를 바이어싱하는 제어 전압 Vg2를 제공한다. 전형적으로, 제어 전압 Vg2는 N 채널 JFET(510)를 핀치 오프 전압 Voff에 가깝도록 바이어싱한다. N 채널 MOSFET(520)이 "온"일 때(즉, Vg1 > Vth)는, 제어 회로(530)는 Ron 유효 저항이 최소이고 전류 흐름이 최대이도록 N 채널 JFET(510)를 바이어싱하는 제어 전압 Vg2를 제공한다. 큰 범위의 Ron 내지 Roff 유효 저항 변화는 N 채널 JFET(510)의 드레인에서의 전압의 큰 편차 및 도 1-2를 참조하여 설명된 이중 게이트 반도체 디바이스들에 대한 대응하는 높은 전력 능력을 허용한다. 도 1-2를 참조하여 설명된 이중 게이트 반도체 디바이스들은 또한 N 채널 접합 게이트(510)가 P 채널 접합 게이트(도시되지 않음)로 대체될 수 있고 N 채널 MOS 게이트(520)가 P 채널 MOS 게이트(도시되지 않음)로 대체될 수 있는 회로(500)와 유사한 회로도로 나타내어질 수 있다.
도 6은 본 발명의 대안적인 실시예에 따른, 이중 게이트 반도체 디바이스의 단면을 예시한다. 이 실시예에서, 이중 게이트 반도체 디바이스(600)는 도 1-4를 참조하여 설명된 실시예보다 더 높은 공간 밀도 구성으로 제조될 수 있다. 도 6에 예시된 바와 같이, 이중 게이트 반도체 디바이스(600)는 도 1-4를 참조하여 설명된 N+ 영역(160), N+ 영역(162), N+ 영역(260), N+ 영역(262) 및 N+ 영역(360)과 같은 N+ 영역을 포함하지 않는다. 따라서, 이중 게이트 반도체 디바이스(600)는 MOS 게이트와 접합 게이트의 사이에 N+ 영역의 공통의 주입 없이 제조된다. 이중 게이트 반도체 디바이스(600)의 동작의 원리는, 도 4를 참조하여 설명된 제2 동작 모드에 대한 설명을 포함하여, 도 1-3를 참조하여 설명된 이중 게이트 반도체 디바이스들(100, 200 및 300)의 동작의 원리들과 유사하다.
이중 게이트 반도체 디바이스(600)는 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층들의 영역들 및/또는 층들로부터 형성될 수 있다. 이중 게이트 반도체 디바이스(600)는 P- 기판(110), P- 기판(110) 내에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물 층(150), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다.
게이트(140) 및 P+ 게이트(170)에 각각 Vg1 및 제어 전압 Vg2와 같은 전기 신호들이 연결될 수 있다. 본 기술분야에 공지된 반도체 제조 기법들을 이용하여 N+ 소스(130) 및 N+ 드레인(180) 각각의 표면 상에 배치된 추가적인 폴리실리콘 층들(도시되지 않음) 또는 금속 층들(도시되지 않음)을 이용하여 N+ 소스(130) 및 N+ 드레인(180)에 전기 신호들이 연결될 수 있다.
이중 게이트 반도체 디바이스(600)는 도 1-4를 참조하여 설명된 2개의 동작 모드들과 유사하게 동작하는 것으로 생각될 수 있다. 제1 모드에서는, N+ 소스(130)와 N+ 드레인(180)의 사이에 전류가 전도한다. 제2 모드에서는, 전류가 전도하지 않는다. 제1 모드에서는, 문턱 전압 Vth(도시되지 않음)보다 더 큰 전압 Vg1이 게이트(140)에 인가된다. 제어 전압 Vg2가 P+ 게이트(170)에 인가되고, 따라서 전류 흐름에 대해 낮은 유효 저항 Ron을 나타낸다.
제2 동작 모드에서는, 게이트(140)에 인가되는 전압 Vg1이 문턱 전압 Vth보다 낮고 제어 전압 Vg2가 P+ 게이트(170)에 인가되고, 따라서 전류 흐름에 대해 높은 유효 저항 Roff를 나타낸다. 높은 유효 저항 Roff는, P+ 게이트(170)의 아래에 및 그의 주위에 연장하는, 도 4를 참조하여 설명된 공핍 영역(410)과 유사한 공핍 영역으로부터 기인한다.
본 명세서에서 논의된 실시예들은 본 발명을 예시하는 것이다. 이들 실시예들은 예시들을 참조하여 설명되기 때문에, 설명된 방법들 또는 특정한 구성요소들의 다양한 변경들 또는 개조들이 본 기술분야의 당업자들에게 명백해질 수 있다. 본 발명의 교시 내용들에 의존하며, 그것을 통하여 이들 교시 내용들이 기술을 진보시킨, 모든 그러한 변경들, 개조들, 또는 변화들은 본 발명의 정신 및 범위 내에 있는 것으로 간주된다. 따라서, 이들 설명들 및 도면들은 제한적인 점에서 고찰되지 않아야 하며, 본 발명은 결코 예시된 실시예들에만 제한되지 않는다는 것이 이해되어야 한다.
Claims (25)
- 높은 항복 전압 이중 게이트 반도체 디바이스를 제어하기 위한 방법으로서,
기판 상의 금속 산화물 반도체 게이트, 및 실질적으로 웰 영역 내의 접합 게이트 - 상기 웰 영역은 실질적으로 상기 기판 내에 있음 - 를 포함하는 높은 항복 전압 이중 게이트 반도체 디바이스를 형성하는 단계; 및
실질적으로 상기 웰 영역 내에 드레인을 형성하는 단계;
실질적으로 상기 기판 내에 소스를 형성하는 단계; 및
상기 접합 게이트에 제어 회로를 연결하는 단계 - 상기 제어 회로는 상기 접합 게이트의 유효 저항을 변경하는 것에 의해 상기 드레인과 상기 소스 사이에 흐르는 전류를 제어하도록 구성됨 -
를 포함하는 방법. - 제1항에 있어서,
실질적으로 상기 웰 영역 내에 제1 주입 영역을 형성하는 단계; 및
상기 제1 주입 영역에 인접한 제2 주입 영역을 형성하는 단계를 더 포함하는 방법. - 제1항에 있어서,
실질적으로 상기 웰 영역 내에 제1 주입 영역을 형성하는 단계; 및
제2 주입 영역을 형성하는 단계 - 상기 제1 주입 영역은 전도층을 이용하여 상기 제2 주입 영역에 연결되어 있음 - 를 더 포함하는 방법. - 제1항에 있어서, 실질적으로 상기 웰 영역 내에 제1 주입 영역을 형성하는 단계 - 상기 제1 주입 영역은 상기 금속 산화물 반도체 게이트에 접해 있음 - 를 더 포함하는 방법.
- 제1항에 있어서, 상기 금속 산화물 반도체 게이트는 N 채널 금속 산화물 반도체 게이트인 방법.
- 제1항에 있어서, 상기 금속 산화물 반도체 게이트는 P 채널 금속 산화물 반도체 게이트인 방법.
- 제1항에 있어서, 상기 접합 게이트는 N 채널 접합 게이트인 방법.
- 제1항에 있어서, 상기 접합 게이트는 P 채널 접합 게이트인 방법.
- 제1항에 있어서, 상기 제어 회로는 상기 접합 게이트에 인가되는 바이어스 전압을 생성하고 그에 의해 상기 접합 게이트의 상기 유효 저항을 변경하여 상기 소스와 상기 드레인 사이에 흐르는 전류를 제어하도록 더 구성되는 방법.
- 제1항에 있어서, 상기 제어 회로는 상기 금속 산화물 반도체 게이트로부터 상기 접합 게이트로 무선 주파수 신호를 연결하도록 구성된 커패시터를 포함하는 방법.
- 높은 항복 전압 이중 게이트 반도체 디바이스를 제어하기 위한 방법으로서,
제1 도핑 타입을 갖는 기판을 형성하는 단계;
실질적으로 상기 기판 내에 제2 도핑 타입을 갖는 소스를 형성하는 단계;
상기 기판 상에 배치된 산화물 층 상에 제1 게이트를 형성하는 단계;
실질적으로 상기 기판 내에 제2 도핑 타입을 갖는 웰 영역을 형성하는 단계;
실질적으로 상기 웰 영역 내에 제1 도핑 타입을 갖는 제2 게이트를 형성하는 단계;
실질적으로 상기 웰 영역 내에 제2 도핑 타입을 갖는 드레인을 형성하는 단계; 및
상기 제2 게이트에 제어 회로를 연결하는 단계 - 상기 제어 회로는 상기 웰 영역 내의 상기 드레인과 상기 소스 사이의 유효 저항을 변경하는 것에 의해 상기 높은 항복 전압 이중 게이트 반도체 디바이스를 제어하도록 구성되고, 상기 유효 저항은 상기 웰 영역 내의 상기 드레인과 상기 소스 사이에 흐르는 전류를 제어함 -
를 포함하는 방법. - 제11항에 있어서, 상기 제2 도핑 타입을 갖는 제1 영역 및 상기 제2 도핑 타입을 갖는 제2 영역을 형성하는 단계를 더 포함하고, 상기 제1 영역은 상기 웰 영역의 밖에 있고 상기 제2 영역은 상기 웰 영역의 안에 있도록 상기 제1 영역은 상기 제2 영역에 인접해 있는 방법.
- 제11항에 있어서, 제1 영역은 상기 웰 영역의 밖에 있고 제2 영역은 상기 웰 영역의 안에 있도록 상기 제2 도핑 타입을 갖는 상기 제1 영역 및 상기 제2 도핑 타입을 갖는 상기 제2 영역을 형성하는 단계를 더 포함하고, 상기 제1 영역은 전도층을 이용하여 상기 제2 영역에 연결되어 있는 방법.
- 제11항에 있어서, 상기 웰 영역 내에 상기 제2 도핑 타입을 갖는 도핑된 영역을 형성하는 단계를 더 포함하고, 상기 도핑된 영역은 상기 산화물 층에 접해 있는 방법.
- 제11항에 있어서, 상기 제1 도핑 타입은 P 타입이고 상기 제2 도핑 타입은 N 타입인 방법.
- 제11항에 있어서, 상기 제어 회로는 상기 제2 게이트에 인가되는 바이어스 전압을 생성하고 그에 의해 상기 웰 영역 내의 상기 드레인과 상기 소스 사이의 유효 저항을 변경하도록 더 구성되고, 상기 유효 저항은 상기 웰 영역 내의 상기 드레인과 상기 소스 사이에 흐르는 전류를 제어하는 방법.
- 제11항에 있어서, 상기 제어 회로는 상기 제1 게이트로부터 상기 제2 게이트로 무선 주파수(radio-frequency) 신호를 연결하고 그에 의해 상기 웰 영역 내의 상기 드레인과 상기 소스 사이의 유효 저항을 변경하도록 구성된 커패시터를 더 포함하고, 상기 유효 저항은 상기 웰 영역 내의 상기 드레인과 상기 소스 사이에 흐르는 전류를 제어하는 방법.
- 전력 응용을 위한 높은 항복 전압 이중 게이트 반도체 디바이스로서, 상기 높은 항복 전압 이중 게이트 반도체 디바이스는,
제1 도핑 타입을 갖는 기판;
실질적으로 상기 기판 내에 형성되며, 제2 도핑 타입을 갖는 소스;
상기 기판 상에 배치된 산화물 층 상에 형성된 제1 게이트;
제2 전도성 타입을 가지며, 실질적으로 상기 기판 내에 형성된 웰 영역;
실질적으로 상기 웰 영역 내에 형성되며, 제2 도핑 타입을 갖는 드레인; 및
실질적으로 상기 웰 영역 내에 형성되며, 제1 도핑 타입을 갖는 제2 게이트 - 높은 항복 전압 이중 게이트 반도체 디바이스에서 흐르는 전류는 상기 제2 게이트에 인가된 전압에 반응함 -
를 포함하는 높은 항복 전압 이중 게이트 반도체 디바이스. - 제18항에 있어서, 상기 제2 도핑 타입을 갖는 제1 영역 및 상기 제2 도핑 타입을 갖는 제2 영역을 더 포함하고, 상기 제1 영역은 상기 웰 영역의 밖에 있고 상기 제2 영역은 상기 웰 영역의 안에 있도록 상기 제1 영역은 상기 제2 영역에 인접해 있는 높은 항복 전압 이중 게이트 반도체 디바이스.
- 제18항에 있어서, 제1 영역은 상기 웰 영역의 밖에 있고 제2 영역은 웰 영역의 안에 있도록 상기 제2 도핑 영역을 갖는 상기 제1 영역 및 상기 제2 도핑 영역을 갖는 상기 제2 영역을 더 포함하고, 상기 제1 영역은 전도층을 이용하여 상기 제2 영역에 연결되어 있는 높은 항복 전압 이중 게이트 반도체 디바이스.
- 제18항에 있어서, 상기 웰 영역 내에 상기 제2 도핑 타입을 갖는 도핑된 영역을 더 포함하고, 상기 도핑된 영역은 상기 산화물 층에 접해 있는 높은 항복 전압 이중 게이트 반도체 디바이스.
- 제18항에 있어서, 상기 제1 도핑 타입은 P 타입이고 상기 제2 도핑 타입은 N 타입인 높은 항복 전압 이중 게이트 반도체 디바이스.
- 제18항에 있어서, 상기 제1 게이트는 상기 웰 영역에 접해 있는 높은 항복 전압 이중 게이트 반도체 디바이스.
- 제18항에 있어서, 상기 제2 게이트에 인가되는 바이어스 전압을 생성하도록 구성된 제어 회로를 더 포함하는 높은 항복 전압 이중 게이트 반도체 디바이스.
- 제24항에 있어서, 상기 제어 회로는 상기 제1 게이트로부터 상기 제2 게이트로 무선 주파수 신호를 연결하도록 구성된 커패시터를 포함하는 높은 항복 전압 이중 게이트 반도체 디바이스.
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