KR101335202B1 - Ｍｏｓｆｅｔ 및 이중-게이트 ｊｆｅｔ을 포함하는 전자 회로 - Google Patents

Ｍｏｓｆｅｔ 및 이중-게이트 ｊｆｅｔ을 포함하는 전자 회로 Download PDF

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Abstract

신호 증폭을 포함한 다양한 애플리케이션을 위한 전자 회로 및 방법이 제공된다. 예시적 전자 회로는 캐스코드 구성(cascode configuration)으로 된 MOSFET과 이중-게이트 JFET을 포함한다. 이중-게이트 JFET은 채널의 위와 아래에 배치된 탑 게이트 및 바텀 게이트를 포함한다. JFET의 탑 게이트는, MOSFET의 게이트를 제어하는 신호에 의존하는 신호에 의해 제어된다. JFET의 바텀 게이트의 제어는 탑 게이트의 제어에 의존적이거나, 탑 게이트의 제어와는 독립적일 수 있다. MOSFET 및 JFET은, 게이트 폭과 같은 상이한 치수로, 동일한 기판 상에서 별개의 컴포넌트로서 구현될 수 있다.

Description

ＭＯＳＦＥＴ 및 이중-게이트 ＪＦＥＴ을 포함하는 전자 회로{ELECTRONIC CIRCUITS INCLUDING A MOSFET AND A DUAL-GATE JFET}
관련 출원에 대한 상호참조
본 출원은 본 명세서에서 참조용으로 인용하는 발명의 명칭이 "Electronic Circuits including a MOSFET and a Dual-Gate JFET and having a High Breakdown Voltage"이고 2009년 4월 22일 출원된 미국 가출원 번호 제61/171,689호의 우선권 혜택을 주장한다. 본 출원은 또한, 본 명세서에서 참조용으로 인용하는 발명의 명칭이 "High Breakdown Voltage Double-Gate Semiconductor Device"이고 2008년 2월 13일 출원된 미국 특허출원 제12/070,019호와도 역시 관련되어 있다.
본 발명은 반도체 소자에 관한 것으로, 더 구체적으로는 전력 애플리케이션용으로 구성된 반도체 소자에 관한 것이다.
고주파(RF) 전력 애플리케이션용으로 설계된 상보형 금속 산화물 반도체(CMOS; Complementary Metal-Oxide Semiconductor) 소자는 통상, 개선된 RF 성능과 높은 항복 전압(breakdown voltage) 간의 맞바꿈(trade-off)을 필요로 했다. 예를 들어, CMOS 소자의 RF성능은, 게이트 지오메트리를 줄이는 것(예를 들어, 짧은 채널 길이를 사용함으로써)에 의해서 개선할 수 있다. 그러나, 보다 작은 게이트 지오메트리는, CMOS 소자의 항복 전압을 감소시킨다. 감소된 항복 전압은, 증폭기 구성의 CMOS 소자의 출력에서 이용가능한 전압 스윙(voltage swing)을 제한하므로, 그러한 CMOS 소자는 전력 애플리케이션에서 덜 유용하다.
항복 전압 문제에 대한 한 접근법에서, CMOS 소자는, 더 낮은 전압 스윙을 이용한 더 큰 전류 구동을 위해 설계될 수 있다. 그러나, 더 큰 전류 구동은, CMOS 소자의 트랜지스터의 폭이 크게 될 것을 요구하여 구동 회로에 바람직하지 않은 용량성 부하를 나타낸다.
항복 전압 문제에 대한 다른 접근법은, 측면 확산 금속-산화물-반도체(LDMOS; Laterally Diffused Metal-Oxide-Semiconductor) 트랜지스터를 이용한다. LDMOS 트랜지스터는 활성 영역(active region)과 드레인 사이에 드리프트 영역을 가지고 있다. 드리프트 영역은 저농도 도핑(lightly doping)되고, 가장 큰 전압 스윙을 경험한다. 드리프트 영역에서의 도핑 농도는 항복 전압 요건에 의해서 제한되므로, LDMOS 소자는, 드레인과 소스 단자들 사이에 흐르는 드레인 전류의 더 높은 총저항(온 상태 저항으로서 알려짐)을 위해 높은 항복 전압을 맞바꿈한다.
항복 전압 문제에 대한 다른 접근법은, 더 두껍고 더 높은 저항율 기판을 갖는 소자를 이용한다. 이들 소자는, 더 높은 전압 성능을 제공할 수 있지만, 더 높은 온-상태 손실(on-state loss)도 도입한다. 이들 소자는, 표면 전계(surface field)를 줄이기 위해서 기판 다이오드의 공핍 영역(depletion region)이 측면 다이오드의 공핍 영역과 상호작용하는 축소된 표면 전계(RESURF; REduced SURface Field) 소자를 포함한다. 이들 소자에 있어서, 항복 전압은 공핍 영역의 측방향 확장 때문에 증가된다.
따라서, 종래의 반도체 소자에 비해, 개선된 RF 능력과 더 높은 전력을 제공하는 높은 항복 전압 반도체 소자가 필요하다.
본 발명은, 입력 신호를 증폭하기 위한 전력 증폭기(power amplifier)로서 사용하기 위한 다양한 전자 회로를 제공한다. 예시적인 회로는 MOSFET와 JFET을 포함하고, 양자 모두는 소스 및 드레인을 포함하며, 여기서 JFET의 소스는 MOSFET의 드레인에 직접 결합된다. MOSFET은 게이트도 역시 포함하는 반면, JFET는 탑 게이트(top gate)와 바텀 게이트(bottom gate) 양자 모두를 포함한다. MOSFET과 JFET의 게이트들은, 일부 실시예에서 상이한 폭을 가지고 있다.
다양한 실시예들에 있어서, JFET의 탑 게이트는 MOSFET의 게이트에 결합된다. 이들 실시예 중 일부에 있어서, JFET의 바텀 게이트는 또한 MOSFET의 게이트에 결합되고, 이들 실시예 중 일부에 있어서, JFET의 탑 게이트 및 바텀 게이트 양쪽 모두가 DC 바이어스 소스에 결합된다.
예시적인 회로의 다양한 실시예에 있어서, JFET의 탑 게이트는 JFET의 바텀 게이트에 결합되고, 양쪽 모두의 게이트는 MOSFET의 게이트와는 독립적이다. 이들 실시예들 중 일부에 있어서, JFET의 탑 게이트와 바텀 게이트는 DC 바이어스 소스에 결합되는 반면, 이들 실시예 중 다른 실시예들에서, JFET의 탑 게이트와 바텀 게이트 양쪽 모두는 접지에 결합된다. 이들 실시예 중 역시 다른 실시예들서는, JFET의 탑 게이트는 제1 DC 바이어스 소스에 결합되고, 및/또는, JFET의 바텀 게이트는 제2 DC 바이어스 소스 또는 접지에 결합된다.
본 발명은 또한, 다양한 소자에 관한 것이다. 예시적인 소자는, 앞서 개시된 바와 같은 전력 증폭기에 결합된 트랜시버를 포함하고 있다. 트랜시버는, 다양한 실시예들에서, 약 700 MHz 내지 약 2.5 GHz 범위의 주파수를 갖는 신호를 생성하도록, 또는 약 150 MHz 내지 약 6GHz 범위의 주파수를 갖는 신호를 생성하도록 구성된다. 일부 실시예에서, 트랜시버는 MOSFET 및 JFET과 동일한 기판 상에 배치된다. 다양한 실시예들은, JFET의 드레인에 결합된 출력 정합 회로(output matching circuit)를 더 포함한다.
또한, 본 발명은 신호 증폭을 위한 방법들도 제공한다. 예시적인 방법은, 제1 신호로 MOSFET의 게이트를 제어하고, 제2 신호로 JFET의 탑 게이트를 제어하고, 제3 신호로 JFET의 바텀 게이트를 제어하는 단계를 포함하며, 여기서, JFET은, MOSFET과 캐스코드(cascode) 구성을 이룬다. 다양한 실시예들에서, 제2 신호는 제1 신호에 의존하며, 이들 실시예들 중 일부에서는, 제3 신호는 제2 신호에 의존한다. 마찬가지로, 다양한 실시예들에서, 제2 신호는 제1 신호와 독립적이고, 이들 실시예들 중 일부에서 제3 신호는 제2 신호에 의존한다.
도면들 내의 요소들은 간략성과 명료성을 위해 도시되며, 축척 비율대로 도시된 것은 아니다. 요소들 중 일부의 크기는, 본 발명의 다양한 실시예들의 이해를 개선하도록, 다른 요소에 비해 과장될 수 있다.
도 1은, 본 발명의 실시예에 따른, MOS 게이트, 접합 게이트, 및 2개의 인접한 N+ 영역을 포함하고 있는 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다.
도 2는, 본 발명의 실시예에 따른, MOS 게이트, 접합 게이트, 및 도전층을 이용해 결합된 2개의 N+ 영역을 포함하고 있는 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다.
도 3은, 본 발명의 실시예에 따른, MOS 게이트, 접합 게이트, 및 MOS 게이트와 접합 게이트의 사이에 배치된 단일의 N+ 영역을 포함하고 있는 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다.
도 4는 본 발명의 실시예에 따른, 제2 동작 모드에서의 도 3의 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다.
도 5는, 본 발명의 실시예에 따른, 도 1-3 및 6의 이중-게이트 반도체 소자의 예시적인 회로도를 나타낸다.
도 6은, 본 발명의 실시예에 따른, MOS 게이트 및 접합 게이트를 포함하는 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다.
도 7은, 본 발명의 실시예에 따른, MOSFET 및 이중-게이트 JFET을 포함하는 예시적인 전자 회로에 대한 회로도를 제공한다.
도 8A 및 8B는, 본 발명의 2개 실시예에 따른, MOSFET과 JFET이 구분되는, 각각이 MOSFET과 이중-게이트 JFET을 포함하는 예시적인 전자 회로들의 단면도들이다.
도 9-15는, 본 발명의 다양한 실시예들에 따른, MOSFET 및 이중-게이트 JFET을 포함하는 수개의 예시적인 전자 회로에 대한 회로도를 제공한다.
도 16은 캐스코드 구성의 MOSFET 및 이중-게이트 JFET으로 신호를 증폭하기 위한 예시적 방법의 플로차트 표현을 제공한다.
본 발명은, 출력 전압의 큰 진폭(excursion)을 허용하는 높은 항복 전압을 특징으로 하여, 전력 증폭과 같은 전력 애플리케이션에 대해 유용한 이중-게이트 반도체 소자에 관한 것이다. 본 명세서에서 개시된 이중-게이트 반도체 소자는, 접합 게이트의 바이어스가 MOS 게이트의 게이트 전압의 함수일 수 있는, 금속-산화물 반도체(MOS) 게이트와 접합 게이트를 포함하고 있다. 이중-게이트 반도체 소자의 항복 전압은, MOS 게이트와 접합 게이트의 항복 전압의 합계이다. 개개의 접합 게이트는 본질적으로 높은 항복 전압을 가지고 있으므로, 이중-게이트 반도체 소자의 항복 전압은 개개의 MOS 게이트의 항복 전압보다 높다.
이중-게이트 반도체 소자는, 종래의 상보형 금속-산화물 반도체(CMOS) 소자에 비해, 보다 높은 전력 레벨에서의 동작 외에도 개선된 RF 능력을 제공한다. 이중-게이트 반도체 소자는, 본 분야에 공지된 반도체 제조 기술을 이용해 실질적으로 기판 상에 및/또는 기판에 제조될 수 있으며, 프로세스 흐름에서 사소한 수정에 의해 CMOS 및 논리 소자에 대한 표준 제조 프로세스를 사용할 수 있다.
MOS 게이트는, 전압이 MOS 게이트에 인가될 때 반도체 구조의 전하 분포를 수정하여, 반도체 구조의 전도 특성을 제어하는, 금속-산화물-반도체 구조를 포함할 수 있다. 따라서, MOS 게이트는, 전기-제어형 게이트 또는 스위치로서 기능할 수 있다. 이러한 타입의 게이트는 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 소자에서 발견될 수 있다. 접합 게이트는, 접합 게이트에 전압이 인가될 때 채널의 전하 분포가 수정됨으로써 채널의 전도 특성을 제어하도록, 나머지 채널과는 반대되는 도핑 특성을 갖는 반도체 재료의 한 채널 영역을 포함한다. 따라서, 접합 게이트는, 전기-제어형 게이트 또는 스위치로서 기능할 수 있다. 이 타입의 게이트는 접합 전계 효과 트랜지스터(JFET)에 발견될 수 있다. 접합 게이트의 유효 저항은, 접합 게이트의 전압에 의해 제어되는 채널의 저항이다.
개시된 이중-게이트 반도체 소자는, MOS 게이트와 접합 게이트 사이에 하나 이상이 주입 영역을 포함하도록 제조될 수 있다. MOS 게이트와 접합 게이트의 사이에 주입 영역이 없는 실시예들은, MOS 게이트와 접합 게이트 사이에 하나 이상이 주입 영역을 포함하는 실시예들보다 더 높은, 이중-게이트 반도체 소자를 위한 공간 밀도 구성을 제공할 수 있다. 이들 다양한 실시예들의 동작의 원리는, MOS 게이트 채널과 드리프트 영역의 사이의 공핍 영역이 수정된다는 점을 제외하고는 유사하다.
도 1은, MOS 게이트, 접합 게이트, 및 2개의 인접한 N+ 영역(즉, 주입 영역)을 포함하는 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다. 이중-게이트 반도체 소자(100)는, 본 분야에 알려져 있는 반도체 제조 기술을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층으로 된 영역 및/또는 층들로부터 형성될 수 있다. 본 명세서에서 사용되는 용어 "산화물 층"은, 산소를 포함하게 되는지에 관계없이 MOS 소자에서 장벽층으로 사용하기 위한 임의의 적절한 절연층을 말하는 본 분야의 용어라는 것을 이해하여야 한다. 본 분야의 이 용어는, 통상적으로 층이 실리콘 산화물로 형성되기 때문에 생긴 것이지만, 더 최근에는, 로우-k 유전 재료와 같은 다른 재료로부터 제조될 수 있게 되어서, 일부는 산소를 포함하지 않는다.
이중-게이트 반도체 소자(100)는, P- 기판(110), P- 기판(110)에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물층(150), N+ 영역(160), N+ 영역(162), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다. 본 명세서에서 사용될 때, "+" 심볼은, 표시된 전도성 타입의 고농도 도핑을 나타내고(예를 들어, N+ 표시는 N 타입의 고농도 도핑), "-" 심볼은, 표시된 전도성 타입의 저농도 도핑을 나타낸다(예를 들어, P- 표시는 P 타입의 저농도 도핑).
Vg1 및 제어 전압 Vg2와 같은 전기 신호는, 각각 게이트(140)와 P+ 게이트(170)에 결합할 수 있다. 전기 신호들은 또한, 추가의 폴리 실리콘 층(미도시)을 사용하여 N+ 소스(130), N+ 영역(160), N+ 영역(162), 및 N+ 드레인(180)에 결합되거나, 공지된 반도체 제조 기술을 이용하여 N+ 소스(130), N+ 영역(160), N+ 영역(162), 및 N+ 드레인(180) 각각의 표면 상에 배치된 금속층(미도시)에 결합될 수 있다.
이중-게이트 반도체 소자(100)는, P- 기판(110), N+ 소스(130), 및 N+ 영역(160), 게이트(140), 및 산화물층(150)에 의해 형성된 (N 채널 MOSFET이라고도 알려진) N 타입 MOS 전계 효과 트랜지스터를 포함한다. 이중-게이트 반도체 소자(100)는 또한, P- 기판(110), N- 웰(120), 및 N+ 영역(162), P+ 게이트(170), 및 N+ 드레인(180)에 의해 형성된 (N 타입 JFET이라고도 알려진) N 채널 접합 전계 효과 트랜지스터를 포함한다. 이 실시예에서, N+ 영역(160) 및 N+ 영역(162)은 인접해 있고, N+ 영역(162)은 실질적으로 N- 웰(120) 내에 배치되어 있다.
대안으로서, 이중-게이트 반도체 소자(100)의 요소들은, 이중-게이트 반도체 소자(100)가 P 채널 접합 게이트를 포함하는 P 타입 MOS 게이트를 포함하도록 구성될 수 있다. 이와 같은 실시예에서, 도핑된 실리콘의 영역 및/또는 층들의 일부는, 공지된 반도체 제조 기술에 따라 상이한 도핑을 가질 수도 있다.
이중-게이트 반도체 소자(100)는 2개 모드에서 동작한다고 생각할 수 있다. 도 1에 도시된 바와 같이, 제1 모드는 Vg1 > 임계치 전압(Vth) 및 |Vg2-VPI|
Figure 112011092171983-pct00001
(즉, Vg2-VPI의 절대값이 거의 0)으로 표시되어 있다. Vg1은 게이트(140)에서의 전압이고, Vg2는 P+ 게이트(170)에서의 전압이며, Vth는 게이트(140)에 대한 임계 전압이고, VPI는 N+ 영역(162)에서의 전압이다. 제1 모드에서, 전압 Vg1은 MOS게이트가 "ON"이도록 Vth보다 큰 전압 Vg1이 게이트(140)에 인가된다. 제어 전압(Vg2)은, 접합 게이트가 제어 전압(Vg2)과 N+ 영역(162)의 전압(VPI) 사이의 낮은 전위차로 바이어싱되도록, P+ 게이트(170)에 인가된다. 따라서, P+ 게이트(170)는 전류 흐름에 대해 낮은 저항(Ron)을 나타낸다. 제1 모드에서, 반도체 소자(100)는, N+ 소스(130)와 N+ 드레인(180)의 사이에서 전류를 도통한다. 제2 모드에 있어서, 반도체 소자(100)는 전류를 도통하지 않는다.
도 1로 돌아와, 제2 모드에서, 음의 제어 전압(Vg2)은 P+ 게이트(170)에 인가되고, P+ 게이트(170) 아래의 공핍 영역은, N- 웰(120)의 채널(미도시) 속으로 확장한다. P+ 게이트(170)에 인가된 제어 전압(Vg2)이, |Vg2-VPI|가 핀치 오프(Voff)보다 크게 되도록 하는 값일 때, P+ 게이트(170) 아래에서 채널은 완전히 공핍되고, N+ 영역(162)과 N+ 드레인(180) 사이에는 어떤 전류 흐름도 없다. 마찬가지로, 제2 모드에서, N+ 소스(130)와 N+ 드레인(180)의 사이에는 어떠한 전류 흐름도 없다.
|Vg2-VPI|
Figure 112011092171983-pct00002
이도록 (제1 모드에 대응) 제어 전압(Vg2)가 P+ 게이트(170)에 인가될 때, 채널은 개방되고, 다수 캐리어의 전류가 N+ 영역(162)과 N+ 드레인(180) 사이에 흐를 수 있다. 따라서, P+ 게이트(170)(접합 게이트)는,|Vg2-VPI| > Voff일 때는, N+ 소스(130)와 N+ 드레인(180) 사이에 전류가 거의 흐르지 않거나 전혀 흐르지 않게 하는 높은 유효 저항(Roff)을 갖고, |Vg2-VPI|=0일 때는 최대 전류 흐름을 허용하는 낮은 유효 저항 Ron을 갖는, 가변 저항과 동등하게 행동할 수 있다.
이중-게이트 반도체 소자(100)는, P+ 게이트(170)(접합 게이트)에서의 제어 전압(Vg2)이 게이트(140)(MOS 게이트)에서의 전압(Vg1)의 함수가 되는 이중 게이트를 갖는 소자를 포함할 수 있다. MOS 게이트와 접합 게이트는 양자 모두, 도 5를 참조하여 기술되는 제어 회로를 이용하여 동시에 "온" 상태 또는 "오프" 상태로 동적으로 바이어싱될 수 있다.
제2 동작 모드에서 높은 유효 저항(Roff)은, P+ 게이트(170)가 높은 전압을 유지하는 것을 허용하고, 게이트(140)와 N+ 영역(160) 사이의 전압 퍼텐셜을 MOS 게이트 항복 전압보다 작도록 제한한다. 이중-게이트 반도체 소자(100)의 항복 전압은 MOS 게이트와 P+ 게이트(170)의 항복 전압의 합계이므로, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중-게이트 반도체 소자(100)의 높은 항복 전압을 제공한다.
제어 전압(Vg2)은 제어 회로를 이용하여 조정될 수 있으며, 핀치-오프 전압(Voff)에 의존할 것이다. 제어 회로는, 게이트(140)로부터의 RF 신호를 P+ 게이트(170)에 결합하도록 구성된 커패시터(미도시)를 포함할 수 있다. 게이트(140)와 P+ 게이트(170) 사이의 거리를 제한하기 위해, 커패시터는 게이트(140)와 P+ 게이트(170) 사이의 병렬로 된 복수의 적층된 금속층으로 구현될 수 있다.
도 2는, MOS 게이트, 접합 게이트, 및 도전층을 이용하여 결합된 2개의 인접한 N+ 영역을 포함하는 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다. 이중-게이트 반도체 소자(200)는, 본 분야에 알려져 있는 반도체 제조 기술을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층으로 된 영역 및/또는 층들로부터 형성될 수 있다.
이중-게이트 반도체 소자(200)는, P- 기판(110), P- 기판(110)에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물 층(150), N+ 영역(260), N+ 영역(262), 도전층(265), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다. 도전층(265)은, 폴리실리콘층, 금속층 또는 본 분야에 공지된 또 다른 도전층일 수 있다. 도 2에 예시된 바와 같이, N+ 영역(260) 및 N+ 영역(262)은 P- 기판(110)의 영역에 의해 분리되어 있고, N+ 영역(262)은 실질적으로 N- 웰(120) 내에 배치되어 있다.
이중-게이트 반도체 소자(200)에 관하여 본 명세서에서 논의된 바와 같이, Vg1 및 제어 전압(Vg2)와 같은 전기 신호들은, 각각 게이트(140)와 P+ 게이트(170)에 결합될 수 있다. 전기 신호들은 또한, 추가의 폴리 실리콘 층(미도시)을 사용하여 N+ 소스(130), N+ 영역(260), N+ 영역(262), 및 N+ 드레인(180)에 결합되거나, 공지된 반도체 제조 기술을 이용하여 N+ 소스(130), N+ 영역(260), N+ 영역(262), 및 N+ 드레인(180) 각각의 표면 상에 배치된 금속층(미도시)에 결합될 수 있다.
이중-게이트 반도체 소자(200)는, P- 기판(110), N- 웰(120), 및 N+ 소스(130), 및 N+ 영역(260), 게이트(140), 및 산화물 층(150)에 의해 형성된 N 타입 MOSFET을 포함한다. 이중-게이트 반도체 소자(200)는 또한, P- 기판(110), N- 웰(120), N+ 영역(262), P+ 게이트(170), 및 N+ 드레인(180)에 의해 형성된 N 채널 JFET을 포함한다. 이 실시예에서, N+ 영역(260)과 N+ 영역(262)은 도전층(265)을 이용하여 결합된다.
대안으로서, 이중-게이트 반도체 소자(200)의 요소들은, 이중-게이트 반도체 소자(200)가 P 채널 접합 게이트를 포함하는 P 타입 MOS 게이트, 또는 P 채널 접합 게이트를 포함하는 N 타입 MOS 게이트, 또는 N 채널 접합 게이트를 포함하는 P 타입 MOS 게이트를 포함하도록 구성될 수 있다. 이와 같은 실시예에서, 도핑된 실리콘의 영역 및/또는 층들의 일부는 공지된 반도체 제조 기술에 따라 상이한 도핑을 가질 수도 있다.
이중-게이트 반도체 소자(200)는, 도 1에 관하여 본 명세서에서 기술된 2개 모드와 유사하게 동작한다고 생각할 수 있다. 제1 모드는, Vg1 > 임계치 전압(Vth) 및 |Vg2-VPI|
Figure 112011092171983-pct00003
으로 표시되며, VPI는 N+ 영역(262)에서의 전압이다. 제1 모드에서, 전압(Vg1)은 MOS 게이트가 "ON"이도록 Vth보다 큰 전압 Vg1이 게이트(140)에 인가된다. 제어 전압(Vg2)은, 접합 게이트가 제어 전압(Vg2)과 N+ 영역(262)의 전압(VPI) 사이의 낮은 전위차로 바이어싱되도록, P+ 게이트(170)에 인가된다. 따라서, P+ 게이트(170)는 전류 흐름에 대해 낮은 저항(Ron)을 나타낸다. 제1 모드에서, 반도체 소자(200)는, N+ 소스(130)와 N+ 드레인(180)의 사이에서 전류를 도통한다. 제2 모드에 있어서, 반도체 소자(200)는 전류를 도통하지 않는다.
|Vg2-VPI|
Figure 112011092171983-pct00004
이도록 (제1 모드에 대응) 제어 전압(Vg2)가 P+ 게이트(170)에 인가될 때, 채널은 개방되고, 다수 캐리어의 전류가 N+ 영역(262)과 N+ 드레인(180) 사이에 흐를 수 있다. 따라서, P+ 게이트(170)(접합 게이트)는, |Vg2-VPI| > Voff일 때는, N+ 소스(130)와 N+ 드레인(180) 사이에 전류가 거의 흐르지 않거나 전혀 흐르지 않게 하는 높은 유효 저항(Roff)을 갖고, |Vg2-VPI|≒0일 때는 최대 전류 흐름을 허용하는 낮은 유효 저항 Ron을 갖는, 가변 저항과 동등하게 행동할 수 있다.
이중-게이트 반도체 소자(200)는, P+ 게이트(170)에서의 제어 전압(Vg2)이 게이트(140)에서의 전압(Vg1)의 함수가 되는 이중-게이트를 갖는 소자를 포함할 수 있다. MOS 게이트와 접합 게이트는 양자 모두, 도 5를 참조하여 기술되는 제어 회로를 이용하여 동시에 "온" 상태 또는 "오프" 상태로 동적으로 바이어싱될 수 있다. 제어 회로는, 도 1을 참조하여 기술된 바와 같이, 게이트(140)로부터의 RF 신호를 P+ 게이트(170)에 결합하도록 구성된 커패시터(미도시)를 포함할 수 있다.
제2 동작 모드에서, 높은 유효 저항(Roff)은 P+ 게이트(170)가 높은 전압을 유지하는 것을 허용하고, 게이트(140)와 N+ 영역(260) 사이의 전압 퍼텐셜을 MOS 게이트 항복 전압보다 작도록 제한한다. 이중-게이트 반도체 소자(200)의 항복 전압은, MOS 게이트와 P+ 게이트(170)의 항복 전압의 합계이므로, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중-게이트 반도체 소자(200)의 높은 항복 전압을 제공한다.
도 3은, MOS 게이트, 접합 게이트, 및 MOS 게이트와 접합 게이트의 사이에 놓여진 단일의 N+ 영역을 포함하고 있는 이중-게이트 반도체 소자의 예시적인 단면을 나타낸다. 이중-게이트 반도체 소자(300)는, 본 분야에 알려져 있는 반도체 제조 기술을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층으로 된 영역 및/또는 층들로부터 형성될 수 있다. 이중-게이트 반도체 소자(300)는, P- 기판(110), P- 기판(110)에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물층(150), N+ 영역(360), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다. 도 3에 예시된 바와 같이, N+ 영역(360)은 실질적으로 N- 웰(120) 내에 배치된다.
도 1-2에 관하여 기술된 바와 같이, Vg1 및 제어 전압(Vg2)와 같은 전기 신호들은, 각각 게이트(140)과 P+ 게이트(170)에 결합될 수 있다. 전기 신호들은 또한, 추가의 폴리실리콘 층(미도시)을 사용하여 N+ 소스(130), N+ 영역(360), 및 N+ 드레인(180)에 결합되거나, 공지된 반도체 제조 기술을 이용하여 N+ 소스(130), N+ 영역(360), 및 N+ 드레인(180) 각각의 표면 상에 배치된 금속층(미도시)에 결합될 수 있다.
이중-게이트 반도체 소자(300)는, P- 기판(110), 게이트(140), 및 산화물층(150)에 의해 형성된 N 타입 MOS 게이트를 포함한다. 이중-게이트 반도체 소자(300)는 또한, P- 기판(110), N- 웰(120), 및 N+ 영역(360), P+ 게이트(170), 및 N+ 드레인(180)에 의해 형성된 N 채널 JFET을 포함한다. 이 실시예에서, N+ 영역(360)은 N 채널 JFET의 소스이고 N 타입 MOS 게이트와 인접해 있으며, N 타입 MOS 게이트는 게이트(140)와 산화물층(150)을 포함하고 있다.
이중-게이트 반도체 소자(300)는, 도 1-2에 관하여 본 명세서에서 기술된 2개 모드와 유사하게 동작한다고 생각할 수 있다. 제1 모드는, Vg1 > 임계치 전압(Vth) 및 |Vg2-VPI|
Figure 112011092171983-pct00005
으로 표시되며, VPI는 N+ 영역(360)에서의 전압이다. 제1 모드에서, MOS 게이트가 "ON"이도록 Vth보다 큰 전압 Vg1이 게이트(140)에 인가된다. 제어 전압(Vg2)은, 접합 게이트가 제어 전압(Vg2)과 N+ 영역(360)의 전압(VPI) 사이의 낮은 전위차로 바이어싱되도록, P+ 게이트(170)에 인가된다. 따라서, P+ 게이트(170)는 전류 흐름에 대해 낮은 저항(Ron)을 나타낸다. 제1 모드에서, 반도체 소자(300)는, N+ 소스(130)와 N+ 드레인(180)의 사이에서 전류를 도통한다. 제2 모드에 있어서, 반도체 소자(300)는 전류를 도통하지 않는다.
|Vg2-VPI|
Figure 112011092171983-pct00006
이도록 (제1 모드에 대응) 제어 전압(Vg2)가 P+ 게이트(170)에 인가될 때, 채널은 개방되고, 다수 캐리어의 전류가 N+ 영역(360)과 N+ 드레인(180) 사이에 흐를 수 있다. 따라서, P+ 게이트(170)(접합 게이트)는, |Vg2-VPI| > Voff일 때는, N+ 소스(130)와 N+ 드레인(180) 사이에 전류가 거의 흐르지 않거나 전혀 흐르지 않게 하는 높은 유효 저항(Roff)을 갖고, |Vg2-VPI|≒0일 때는 최대 전류 흐름을 허용하는 낮은 유효 저항 Ron을 갖는, 가변 저항과 동등하게 행동하는 것으로 생각할 수 있다.
도 1-2를 참조하여 기술된 바와 같이, 이중-게이트 반도체 소자(300)는, P+ 게이트(170)(접합 게이트)에서의 제어 전압(Vg2)이 게이트(140)에서의 전압(Vg1)의 함수가 되는 이중-게이트를 갖는 소자인 것으로 생각할 수 있다. MOS 게이트와 접합 게이트는 양자 모두, 도 5를 참조하여 기술되는 제어 회로를 이용하여 동시에 "온" 상태 또는 "오프" 상태로 동적으로 바이어싱될 수 있다. 제어 회로는, 도 1을 참조하여 기술한 바와 같이, 게이트(140)로부터의 RF 신호를 P+ 게이트(170)에 결합하도록 구성된 커패시터(미도시)를 포함할 수 있다.
제2 동작 모드에서, 높은 유효 저항(Roff)은 P+ 게이트(170)가 높은 전압을 유지하는 것을 허용하고, 게이트(140)와 N+ 영역(360) 사이의 전압 퍼텐셜을 MOS 게이트 항복 전압보다 작도록 제한한다. 이중-게이트 반도체 소자(300)의 항복 전압은 MOS 게이트와 P+ 게이트(170)의 항복 전압의 합계이므로, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중-게이트 반도체 소자(300)의 높은 항복 전압을 제공한다.
도 4는, 제2 동작 모드의 도 3의 이중-게이트 반도체 소자(300)의 예시적인 단면을 나타낸다. 제2 동작 모드의 이중 게이트 반도체 소자(300)에 대한 여기서의 설명은, 각각 도 1-2를 참조하여 설명된 이중-게이트 반도체 소자(100 및 200)의 제2 동작 모드에 유사하게 적용된다.
제2 동작 모드에서, 게이트(140)에 적용되는 전압(Vg1)은, MOS 게이트가 "오프"이도록, 임계치 전압(Vth)보다 낮다. 제어 전압(Vg2)은, 접합 게이트가 제어 전압(Vg2)과 N+ 영역(360)의 전압(VPI) 사이의 높은 전위차를 이용하여 핀치-오프(pinch-off) 전압 부근에서 바이어싱되도록, P+ 게이트(170)에 인가된다. 따라서, P+ 게이트(170)는, 도 4에 예시된 드리프트 영역(420)과 같은 드리프트 영역에서의 전류 흐름에 대해 높은 유효 저항(Roff)을 나타낸다. 높은 유효 저항(Roff)은, 도 4에 예시된 공핍 영역(410)과 같은 P+ 게이트(170)의 아래 및 부근에서 연장되는 공핍 영역으로부터 생긴다.
제2 동작 모드에서 높은 유효 저항(Roff)은, P+ 게이트(170)가 높은 전압을 유지하는 것을 허용하고, 게이트(140)에서의 전압 스윙을 MOS 게이트 항복 전압보다 작도록 제한한다. 제2 동작 모드는, 게이트(140)를 항복 전압보다 높은 전압으로부터 효과적으로 보호한다. 이중-게이트 반도체 소자(300)의 항복 전압은 MOS 게이트와 P+ 게이트(170)의 항복 전압의 합이므로, P+ 게이트(170)의 본질적으로 높은 항복 전압은 이중-게이트 반도체 소자(300)의 높은 항복 전압을 제공한다.
도 5는, 도 1-2의 이중-게이트 반도체 소자의 예시적인 회로도를 나타낸다. 회로(500)는, N 채널 JFET(510), N 채널 MOSFET(520), 및 제어 회로(530)를 포함한다. 제어 회로(530)는, N 채널 MOSFET(520)의 전압(Vg1)의 함수일 수 있는 제어 전압(Vg2)을 N 채널 JFET(510)의 게이트에 제공한다. 제어 회로(530)는, "온" 상태 또는 "오프" 상태에서 동시에 N 채널 MOSFET(520)과 N 채널 JFET(510) 양자 모두를 동적으로 바이어싱하도록 기능한다. 제어 회로(530)는, N 채널 MOSFET의 게이트로부터의 RF 신호를 N 채널 JFET의 게이트에 결합할 수 있는 커패시터일 수 있다.
제어 회로(530)는, N 채널 MOSFET이 "오프"일 때(즉, Vg1 < Vth)) Roff 유효 저항이 최대치가 되도록 N 채널 JFET(510)을 바이어싱하기 위해 제어 전압(Vg2)을 제공한다. 전형적으로, 제어 전압(Vg2)은 핀치-오프 전압(Voff)에 가깝게 N 채널 JFET(510)을 바이어싱한다. N 채널 MOSFET(520)이 "온"일 때(즉, Vg1 > Vth), 제어 회로(530)는, Ron 유효 저항이 최소이고 전류 흐름이 최대가 되도록 N 채널 JFET(510)을 바이어싱하도록 제어 전압(Vg2)을 제공한다. Roff 유효 저항 변동에 대한 Ron의 넓은 범위는, 도 1-2를 참조하여 기술된 이중-게이트 반도체 소자에 대한 대응하는 높은 전력 기능과 N 채널 JFET(510)의 드레인에서의 큰 폭의(a large excursion of) 전압을 허용한다. 도 1-2를 참조하여 기술된 이중-게이트 반도체 소자는, N 채널 접합 게이트(510)가 P 채널 접합 게이트(미도시)로 대체되고 N 채널 MOS 게이트(520)가 P 채널 MOS 게이트(미도시)로 대체될 수 있는 회로(500)와 유사한 회로도에 의해 또한 표현될 수 있다.
도 6은, 본 발명의 대안적 실시예에 따른 이중-반도체 소자의 단면도를 나타낸다. 이 실시예에서, 이중-게이트 반도체 소자(600)는, 도 1-4를 참조하여 기술된 실시예들보다 더 높은 공간적 밀도 구성으로 제조될 수 있다. 도 6에 도시된 바와 같이, 이중-게이트 반도체 소자(600)는, 도 1-4를 참조하여 기술된 N+ 영역(160), N+ 영역(162), N+ 영역(260), N+ 영역(262), 및 N+ 영역(360)과 같은 N+ 영역을 포함하지 않는다. 따라서, 이중-게이트 반도체 소자(600)는, MOS 게이트와 접합 게이트 사이에 N+ 영역의 공통 주입이 없이 제조된다. 이중-게이트 반도체 소자(600)의 동작 원리는, 도 4를 참조하여 기술된 제2 동작 모드의 설명을 포함한 도 1-3을 참조하여 기술된 이중-게이트 반도체 소자(100, 200, 및 300)의 동작 원리와 유사하다.
이중-게이트 반도체 소자(600)는, 본 분야에 알려져 있는 반도체 제조 기술을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층으로 된 영역 및/또는 층들로부터 형성될 수 있다. 이중-게이트 반도체 소자(600)는, P- 기판(110), P- 기판(110)에 형성된 N- 웰(120), N+ 소스(130), 게이트(140), 산화물층(150), P+ 게이트(170), 및 N+ 드레인(180)을 포함한다.
Vg1 및 제어 전압(Vg2)과 같은 전기 신호들은, 각각, 게이트(140)와 P+ 게이트(170)에 결합할 수 있다. 전기 신호들은 또한, 추가의 폴리 실리콘 층(미도시)을 사용하여 N+ 소스(130) 및 N+ 드레인(180)에 결합되거나, 공지된 반도체 제조 기술을 이용하여 N+ 소스(130) 및 N+ 드레인(180) 각각의 표면 상에 배치된 금속층(미도시)에 결합될 수 있다.
이중-게이트 반도체 소자(600)는, 도 1-4를 참조하여 기술된 2개 동작 모드와 유사하게 동작한다고 생각할 수 있다. 제1 모드에서, N+ 소스(130)와 N+ 드레인(180)의 사이에는 전류가 도통된다. 제2 모드에서, 전류는 도통되지 않는다. 제1 모드에서, 임계 전압(Vth)(미도시)보다 큰 전압(Vg1)이 게이트(140)에 인가된다. 제어 전압(Vg2)이 P+ 게이트(170)에 인가되고, 따라서, P+ 게이트(170)는 전류 흐름에 대해 낮은 유효 저항(Ron)을 나타낸다.
제2 동작 모드에서, 게이트(140)에 인가되는 전압(Vg1)은 임계 전압(Vth)보다 낮고, 제어 전압(Vg2)은 P+ 게이트(170)에 인가되어, 전류 흐름에 대해 높은 유효 저항(Roff)을 나타낸다. 높은 유효 저항(Roff)은, P+ 게이트(170) 아래와 그 부근에서 연장하는 도 4를 참조하여 기술된 공핍 영역(410)과 유사한 공핍 영역으로부터 생긴다.
도 7은, RF 신호와 같은 입력 신호를 증폭하기 위한 예시적인 전자 회로(700)에 대한 회로도를 제공한다. 전자 회로(700)는 캐스코드 구성(cascode configuration)의 MOSFET(705)과 이중-게이트 JFET(710)를 포함한다. 회로(700)에서, JFET(710)은 가변 저항으로서 기능한다.
MOSFET(705)과 이중-게이트 JFET(710)는 별개의(distinct) 트랜지스터이다. 본 명세서에서 사용될 때, 2개의 트랜지스터는, 트랜지스터들이 공통의 주입 영역(common implantation region)을 공유하지 않는 한, 별개인 것으로서 정의된다. 예로서, N+ 영역들(260 및 262)(도 2)은 별개 트랜지스터들의 각각 드레인 및 소스이다. 또 다른 예로서, N+ 영역들(160 및 162)(도 1)은, 2개 트랜지스터가 N+ 주입 영역을 공유하기 때문에 별개이지 않은 트랜지스터들의 각각 드레인 및 소스이다.
MOSFET(705)은 드레인 및 소스를 포함하고, 동작시, 소스는 VDD와 같은 전원 공급에 결합된다. MOSFET(705)은, 동작시 트랜시버(715)와 같은 신호 소스로부터 입력 신호, 예를 들어, RF 신호를 수신하는 게이트에 의해 제어된다. 회로(700)의 다양한 실시예들은, 트랜시버(715)와 MOSFET(705)의 게이트 사이에 입력 정합 회로(input matching circuit, 720)를 포함하여 그 어느 한 측상의 임피던스를 정합시킨다. 예시적인 정합 회로(720)는 커패시터와 인덕터를 포함하고, 여기서, 커패시터는 트랜시버(715)와 MOSFET(705)의 게이트 사이의 노드와 접지 사이에 결합되고, 인덕터는 그 노드와 MOSFET(705)의 게이트 사이에서 일직선으로 배치된다. 다양한 실시예들에서, MOSFET(705)의 게이트 길이, 즉 소스와 드레인 사이에 위치한 게이트 주입의 길이는 1 마이크론보다 작다. 게이트 폭은 게이트 길이에 수직하게 측정된 기판 평면 내의 게이트의 치수임에 주목해야 한다. 다양한 실시예들에서, MOSFET(705)은 NMOSFET 또는 PMOSFET일 수 있다.
트랜시버(715)와 같은 신호 소스는, 일부 실시예에서 MOSFET(705) 및 이중-게이트 JFET(710)과 동일한 기판 상에 배치된다. 추가의 실시예들에서, 신호 소스는 약 700 MHz 내지 약 2.5 GHz 범위의 주파수를 갖는 신호를 생성한다. 추가의 실시예들에서, 신호 소스는 약 150 MHz 내지 약 6 GHz 범위의 주파수를 갖는 신호를 생성한다.
이중-게이트 JFET(710)는, 2개의 게이트에 의해 제어되는 채널에 의해 전기적으로 접속된 소스와 드레인, 각각 상기 채널의 상하에 배치된 탑 게이트(725)와 바텀 게이트(730)를 포함한다. 다양한 실시예들에서, 이중 게이트 JFET(710)은 NJFET 또는 PJFET일 수 있다. 다양한 실시예들에서, 이중 게이트 JFET(710)은 미크론 미만(sub-micron)의 게이트 길이를 포함한다. 이중-게이트 JFET(710)의 드레인은, 안테나(735), 또는 신호 전송을 위해 구성된 또 다른 소자에 결합된다. 일부 실시예들에서, 안테나(735)는, 패시브 네트워크로 형성되고 또한 임피던스 정합을 제공하도록 제공된 출력 정합 회로(740)에 의해 이중-게이트 JFET(710)의 드레인에 결합된다.
이중-게이트 JFET(710)의 소스는 MOSFET(705)의 드레인에 결합된다. 일부 실시예들에서, 이중-게이트 JFET(710)의 소스는 MOSFET(705)의 드레인에 직접 결합된다. 본 명세서에서 사용될 때, "직접 결합"이란, 결합된 트랜지스터들간 전기적 통신에서 어떠한 능동 컴포넌트도 없다는 것을 의미한다. 일부 실시예들에서, 이중-게이트 JFET(710)의 소스는 도전층(265)(도 2)과 같은 트레이스 및 비아를 통해 MOSFET(705)의 드레인에 결합된다. 일부 실시예들에서, 이중-게이트 JFET(710)의 소스와 MOSFET(705)의 드레인 사이의 지점은 통신 노드(CN) 지점을 포함한다. 도 7에 도시된 바와 같이, 전자 회로(700)는 또한, 일부 예에서, 공통 노드 지점과 접지 사이에 결합된 선택사항적 공통 노드 회로(750)를 포함할 수 있다.
앞서 주목한 바와 같이, JFET(710)은 탑 게이트(725)와 바텀 게이트(730)에 의해 제어된다. 다양한 실시예들에서, 탑 게이트 및 바텀 게이트(725, 730)는 의존적(예를 들어, 공통 제어됨)이거나 독립적이며, 접지, DC 바이어스, MOSFET(705)의 게이트에 인가되는 입력 신호, 또는 입력 신호+DC 바이어스에 의해 제어될 수 있다. 탑 게이트 및 바텀 게이트(725, 730)를 제어하는 다양한 예시적 방식이 도 9-15를 참조하여 논의된다. 도 7에 의해 제공되는 예에서, 탑 게이트 및 바텀 게이트(725, 730)는, 제어 회로(530)(도 5)와 유사한 선택사항적 JFET 게이트 회로(745)의 출력에 의해 공통적으로 제어된다.
JFET 게이트 회로(745)는 전력 증폭기로서 사용되는 본 발명의 실시예들의 성능을 개선시키도록 역할한다. 바텀 게이트(730)의 바이어스는 JFET(710)을 핀치오프하는 탑 게이트(725)의 전압을 결정하고, 여기서 JFET(710)의 핀치오프 전압은 MOSFET(705)의 드레인에 대한 한계값이다. 바텀 게이트(730) 바이어스에 대한 적절한 값은, MOSFET(705)을 그 신뢰성있는 영역 내에서 보호하는 JFET(710)의 핀치오프 전압을 허용하는 값이다. 일부 실시예들에서, JFET(710)의 게이트(725)는 0V로 유지된다. 큰 게이트-대-소스 및 게이트-대-드레인 커패시턴스는 드레인 및 소스의 큰 전압을 게이트 전압으로 결합시켜, JFET(710)의 Roff 및 Ron 변동의 효율을 낮춘다. JFET 게이트 회로(745)의 기능은, 반대 신호를 인가함으로써 탑 게이트(725) 상의 이들 신호를 상쇄시키는 것이다.
도 7에 도시된 바와 같이, 전자 회로(700)는 또한, 일부 예에서, 공통 노드 지점과 접지 사이에 결합된 선택사항적 공통 노드 회로(750)를 포함할 수 있다. 공통 노드 회로(750)는 또한, 전력 증폭기로서 사용되는 본 발명의 실시예들의 성능을 개선시키도록 역할한다. 공통 노드 회로(750)는, MOSFET(705)의 게이트-대-드레인 커패시턴스와 JFET(710)의 게이트-대-소스 커패시턴스의 영향을 보상한다. 공통 노드 회로(750)는, 일부 실시예들에서, 특정한 주파수에서 MOSFET(705)과 JFET(710)의 알려진 커패시턴스와 공진하도록 구성된 단일 커패시턴스 또는 직렬 인덕터-커패시터(LC) 네트워크일 수 있다.
도 8A는, MOSFET(805)과 이중-게이트 JFET(810)을 포함하는 예시적 전자 회로(800)의 단면을 제공하며, 여기서 MOSFET(805)과 JFET(810)은 별개의 트랜지스터를 포함한다. 이전 실시예들에서와 같이, MOSFET(805)과 이중-게이트 JFET(810)은, 본 분야에 알려져 있는 반도체 제조 기술을 이용하여 도핑된 실리콘, 폴리실리콘, 금속, 및 절연층으로 된 영역 및/또는 층들로부터 형성될 수 있다. 이 예에서, 이중-게이트 JFET(810)의 소스(815)는, 금속층(825)과 비아(830)에 의해 MOSFET(805)의 드레인(820)에 직접 결합된다. 별개의 트랜지스터로서, MOSFET(805)과 이중-게이트 JFET(810)은 동일한 기판 상의 상이한 위치에서 상이한 폭과 같은 상이한 치수로 구현될 수 있다.
JFET(810)은 추가적으로, 드레인(835), 탑 게이트(840), 및 바텀 게이트(845)를 포함한다. 탑 게이트(840)와 바텀 게이트(845)는, 소스(815)를 JFET(810)의 드레인(820)에 결합시키는 N 채널(850)의 위와 아래에 배치된다. 바텀 게이트(845)는, 바텀 게이트(845)에 전기 접속을 제공하는 2개의 P 웰(855)에 의해 경계지워진다. JFET(810)은, 2개의 N 웰(860)과 N 분리층(865)을 포함하는 N 웰 영역 내에 배치된다. P 웰(855)은 또한, 이들 실시예에서 N 웰(860)로부터 N 채널(850)을 분리하는 역할을 한다.
도 8A에 도시된 바와 같이, MOSFET(805)의 게이트(870)는 신호 Vg1에 의해 제어된다. 마찬가지로, JFET(810)의 탑 게이트(840) 및 바텀 게이트(845)는 각각 신호 Vg2 및 Vg3에 의해 제어된다. 앞서 주목한 바와 같이, 신호 Vg2는 신호 Vg1에 의존적이거나, 신호 Vg1과는 독립적일 수 있다. 추가적으로, 신호 Vg3는 신호 Vg2에 의존하거나, 신호 Vg2과는 독립적일 수 있다.
도 8B는, MOSFET(805)과 이중-게이트 JFET(810)을 포함하는 또 다른 예시적 전자 회로(877)의 단면을 제공하며, 여기서 MOSFET(805)과 JFET(810)은 별개의 트랜지스터를 포함한다. 회로(875)에서, MOSFET(805)과 이중-게이트 JFET(810) 각각은 별개의 N 웰 영역들 내에 배치된다. 여기서, MOSFET(805)이 배치된 N 웰 영역은, 2개의 N 웰(880)과 N 분리층(885)에 의해 경계지워진다. 이들 실시예들은 유익하게도 MOSFET(805)을 JFET(810)의 기판으로부터 분리시킨다.
도 9는, 전자 회로(700)를 포함하고 탑 게이트 및 바텀 게이트(725, 730)에 결합된 DC 바이어스 소스(910)를 더 포함하는 예시적인 전자 회로(900)에 대한 회로도를 제공한다. 동작시, DC 바이어스 전압은 탑 게이트 및 바텀 게이트(725, 730)를 제어하기 위해 입력 신호에 추가된다. DC 바이어스 전압은, 다양한 실시예들에서 양 또는 음일 수 있다. 음의 게이트 전압은 공통 노드 전압을 감소시키기 위해 탑 게이트 및 바텀 게이트(725, 730)에 인가될 수 있고, 이런 식으로 MOSFET(805)의 드레인이 신뢰받는 영역에 머무는 것을 보장한다. 반면, 성능을 증가시키도록 신뢰받는 드레인 전압의 전체 진폭을 이용하기 위해 탑 게이트 및 바텀 게이트(725, 730) 상에 양의 전압이 인가될 수 있다. 전자 회로(900)와 같은 실시예들에서, 그리고 이하에서 기술되는 이들 실시예들에서, MOS 및 JFET 게이트 회로(745)와 공통 노드 회로(750)는 양자 모두 선택사항이다.
도 10은, 전자 회로(700)를 포함하고 탑 게이트(725)에 결합된 제1 DC 바이어스 소스(1010)와, 바텀 게이트(730)에 결합된 제2 DC 바이어스 소스(1020)를 더 포함하는 예시적인 전자 회로(1000)에 대한 회로도를 제공한다. 동작시, 독립된 DC 바이어스 전압들이 탑 게이트 및 바텀 게이트(725, 730) 각각을 독립적으로 제어하기 위해 입력 신호에 추가된다. 각각의 DC 바이어스 전압은 다양한 실시예들에서 양 또는 음일 수 있다. 커패시터(1030)가 탑 게이트 및 바텀 게이트(725, 730) 사이에 추가되어, 각각에 상이한 DC 바이어스가 인가되도록 허용하는 한편, MOSFET(705)의 게이트에 인가되는 것과 동일한 RF 결합을 탑 게이트 및 바텀 게이트(725, 730) 각각에 인가한다.
도 11은, 전자 회로(700)를 포함하지만 MOS 및 JFET 게이트(745)가 없는 예시적인 전자 회로(1100)에 대한 회로도를 제공하며, 여기서, 탑 게이트(725) 및 바텀 게이트(730)는 양자 모두 접지에 결합된다.
도 12는, 전자 회로(700)를 포함하지만 MOS 및 JFET 게이트(745)가 없는 예시적인 전자 회로(1200)에 대한 회로도를 제공하며, 여기서 탑 게이트(725) 및 바텀 게이트(730)는 양자 모두 DC 바이어스 소스(910)에 결합된다. DC 바이어스 전압은 다양한 실시예들에서 양 또는 음일 수 있다.
도 13은, 전자 회로(700)를 포함하지만 MOS 및 JFET 게이트 회로(745)가 없는 예시적인 전자 회로(1300)에 대한 회로도를 제공한다. 추가적으로, 도 7과는 상반되게, 제1 DC 바이어스 소스(1010)는 탑 게이트(725)에 결합되고, 제2 DC 바이어스 소스(1020)는, 의존적인 탑 게이트 및 바텀 게이트(725, 730)가 아니라 바텀 게이트(730)에 결합된다. 각각의 DC 바이어스 전압은 다양한 실시예들에서 양 또는 음일 수 있다. 도 11-13에 예시된 이들 실시예에서, 탑 게이트 및 바텀 게이트(725, 730)의 제어는 입력 신호와는 독립적이다.
도 14는, 전자 회로(1300)를 포함하고 MOS 및 JFET 게이트 회로(745)를 더 포함하는 예시적인 전자 회로(1400)에 대한 회로도를 제공한다. 도 15는, 바텀 게이트(730)가 탑 게이트(725)와는 독립적이 되도록 수정된 전자 회로(700)를 포함하고 바텀 게이트(730)가 접지에 결합된 반면 탑 게이트(725)에 결합된 DC 바이어스 소스(910)를 더 포함하는 예시적인 전자 회로(1500)에 대한 회로도를 제공한다. 도 14 및 15에 예시된 실시예들에서, 탑 게이트(725)의 제어는 입력 신호에 의존적인 반면 바텀 게이트(730)의 제어는 입력 신호와는 독립적이다. JFET(710)의 탑 게이트(725)에 RF 신호만을 인가하는 것에 대한 잇점은, 탑 게이트(725)와 드레인 또는 소스 단자간의 커패시턴스는 바텀 게이트(730)와 소스 또는 드레인간의 커패시턴스보다 작으며, 채널 전류 흐름을 제어하기 위해 탑 게이트(725)가 바텀 게이트(730)보다 더 효율적이라는 것이다.
도 16은, 이중-게이트 JFET(710)과 캐스코드 구성을 이루는 MOSFET(705)으로 신호를 증폭하기 위한 예시적 방법(1600)의 플로차트 표현을 제공한다. 이 방법은, 제1 신호, 즉 증폭될 입력 신호로 MOSFET의 게이트를 제어하는 단계(1610)와; 제2 신호로 JFET의 탑 게이트를 제어하는 단계(1620)와; 제3 신호로 JFET의 바텀 게이트를 제어하는 단계(1630)를 포함한다. 도 16에 예시된 단계들은 동시에 수행되도록 의도된 것임을 이해하여야 한다.
다양한 실시예들에서, 제2 신호는 제1 신호에 의존적이며, 이들 실시예들 중 일부에서, 2개 신호는, 예를 들어, MOSFET의 게이트와 JFET의 탑 게이트가 용량적으로 결합되는 경우 동일하다. 이들 실시예들 중 일부에서, 제3 신호는 또한, 도 7에 예시된 바와 같이, 제1 및 제2 신호에 의존적인 반면, 다른 실시예들에서 제3 신호는, 도 14 및 15에서와 같이, 제1 및 제2 신호와는 독립적이다.
다양한 실시예들에서, 제2 신호는, 도 11-13에 의해 예시된 바와 같이, 제1 신호에 독립적이다. 다양한 실시예들 중 일부에서, 제3 신호는 제2 신호에 의존적인 반면, 다른 실시예들에서, 제3 신호는 제2 신호와는 독립적이다.
다양한 실시예들에서, 제1 신호는 입력 신호와 DC 바이어스의 합계를 포함한다. 또한 다양한 실시예들에서, 제2 신호 및 제3 신호 중 어느 하나 또는 양자 모두는, 고정된 DC 바이어스이거나, 양 또는 음이거나, 또는 접지될 수 있다.
본 명세서에서 논의된 실시예들은 본 발명을 예시하는 것이다. 이들 실시예들은 예시를 참조하여 설명되기 때문에, 설명된 방법 또는 특정한 요소들의 다양한 수정이나 개조가 당업자에게 명백할 것이다. 본 분야를 진보시킨 본 발명의 교시에 의존하는 모든 이와 같은 수정, 개조, 또는 변형은 본 발명의 사상과 범위 내인 것으로 간주된다. 따라서, 본 발명은 예시된 실시예들만으로 제한되는 것은 아니기 때문에, 이들 설명 및 도면들은 제한적 의미로 간주되어서는 안된다.

Claims (39)

  1. 전자 회로로서,
    소스, 드레인, 및 게이트를 포함하는 MOSFET; 및
    소스, 드레인, 탑 게이트(top gate) 및 바텀 게이트(bottom gate)를 포함하고 상기 MOSFET과는 별개인 JFET - 상기 JFET의 소스는 상기 MOSFET의 드레인에 직접 결합됨 - ;
    상기 MOSFET의 드레인과 상기 JFET의 소스 사이의 공통 노드와 접지 사이에 결합되는 공통 노드 회로
    를 포함하는, 전자 회로.
  2. 제1항에 있어서, 상기 JFET의 탑 게이트 및 바텀 게이트 양자 모두는 접지에 결합되는, 전자 회로.
  3. 제1항에 있어서, 상기 MOSFET의 게이트와 상기 JFET의 탑 게이트 및 바텀 게이트 중 적어도 2개는 상이한 폭을 갖는, 전자 회로.
  4. 전자 회로로서,
    소스, 드레인 및 게이트를 포함하는 MOSFET; 및
    소스, 드레인, 상기 MOSFET의 게이트에 결합된 탑 게이트, 및 바텀 게이트를 포함하고, 상기 MOSFET과는 별개인 JFET
    를 포함하고,
    상기 JFET의 소스는 상기 MOSFET의 드레인에 직접 결합되는, 전자 회로.
  5. 제4항에 있어서, 상기 JFET의 바텀 게이트는 상기 MOSFET의 게이트에 결합되는, 전자 회로.
  6. 제5항에 있어서, 상기 JFET의 탑 게이트 및 바텀 게이트 양자 모두는 DC 바이어스 소스에 결합되는, 전자 회로.
  7. 제4항에 있어서, 상기 MOSFET의 게이트와 상기 JFET의 탑 게이트 및 바텀 게이트 중 적어도 2개는 상이한 폭을 갖는, 전자 회로.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 전자 회로로서,
    소스, 드레인, 및 게이트를 포함하는 MOSFET; 및
    소스, 드레인, 탑 게이트, 및 바텀 게이트를 포함하고, 상기 MOSFET과는 별개인 JFET
    를 포함하고,
    상기 JFET의 소스는 MOSFET의 드레인에 직접 결합되고, 상기 JFET의 탑 게이트는 상기 MOSFET의 게이트에 결합되며, 상기 JFET의 바텀 게이트는 상기 MOSFET의 게이트와는 독립적인, 전자 회로.
  14. 제13항에 있어서, 상기 JFET의 탑 게이트는 DC 바이어스 소스에 결합되는, 전자 회로.
  15. 제13항에 있어서, 상기 JFET의 바텀 게이트는 DC 바이어스 소스에 결합되는, 전자 회로.
  16. 제13항에 있어서, 상기 JFET의 바텀 게이트는 접지에 결합되는, 전자 회로.
  17. 제13항에 있어서,
    상기 MOSFET의 게이트와 상기 JFET의 탑 게이트 및 바텀 게이트 중 적어도 2개는 상이한 폭을 갖는, 전자 회로.
  18. 삭제
  19. 신호를 증폭시키기 위한 방법으로서,
    MOSFET의 게이트를 제1 신호를 이용하여 제어하는 단계;
    JFET의 탑 게이트를 제2 신호를 이용하여 제어하는 단계 - 상기 JFET는 상기 MOSFET과 캐스코드(cascode) 구성을 이룸 - ; 및
    상기 JFET의 바텀 게이트를 제3 신호를 이용하여 제어하는 단계
    를 포함하고,
    상기 제2 신호는 상기 제1 신호에 의존적인, 신호 증폭 방법.
  20. 제19항에 있어서, 상기 제3 신호는 상기 제2 신호에 의존적인, 신호 증폭 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 전자 회로로서,
    소스, 드레인, 및 게이트를 포함하는 MOSFET; 및
    소스, 드레인, 탑 게이트, 바텀 게이트 및 상기 바텀 게이트와 탑 게이트 사이에 배치된 채널을 포함하고 상기 MOSFET과는 별개인 JFET - 상기 채널과 상기 바텀 게이트는 동일한 폭을 가짐 -
    을 포함하고,
    상기 JFET의 소스는 상기 MOSFET의 드레인에 직접 결합되고,
    상기 JFET의 탑 게이트는 JFET 게이트 회로에 의해 상기 MOSFET의 게이트에 결합되는, 전자 회로.
  25. 삭제
  26. 디바이스로서,
    트랜시버; 및
    입력 정합 회로에 의해 상기 트랜시버에 결합되는 전력 증폭기
    를 포함하고,
    상기 전력 증폭기는,
    소스, 드레인, 및 게이트를 포함하는 MOSFET, 및
    소스, 드레인, 탑 게이트, 및 바텀 게이트를 포함하고, 상기 MOSFET과는 별개인 JFET
    를 포함하고,
    상기 JFET의 소스는 상기 MOSFET의 드레인에 직접 결합되는, 디바이스.
  27. 제26항에 있어서, 상기 트랜시버는 700 MHz 내지 2.5 GHz의 범위 내의 주파수를 갖는 신호를 생성하도록 구성되는, 디바이스.
  28. 제26항에 있어서, 상기 트랜시버는 150 MHz 내지 6 GHz의 범위 내의 주파수를 갖는 신호를 생성하도록 구성되는, 디바이스.
  29. 제26항에 있어서, 상기 트랜시버는 상기 MOSFET 및 상기 JFET와 동일 기판 상에 배치되는, 디바이스.
  30. 제26항에 있어서, 상기 JFET의 드레인에 결합되는 출력 정합 회로를 더 포함하는, 디바이스.
  31. 전자 회로로서,
    소스, 드레인, 및 게이트를 포함하는 MOSFET; 및
    소스, 드레인, 탑 게이트 및 바텀 게이트를 포함하고, 상기 MOSFET과는 별개인 JFET
    를 포함하고,
    상기 JFET의 소스는 상기 MOSFET의 드레인에 직접 결합되며, 상기 JFET의 탑 게이트는 상기 MOSFET의 게이트에 결합되고 상기 JFET의 바텀 게이트 또한 상기 MOSFET의 게이트에 결합되는
    전자 회로.
  32. 제31항에 있어서, 상기 JFET의 탑 게이트는 JFET 게이트 회로에 의해 상기 MOSFET의 게이트에 결합되는, 전자 회로.
  33. 제31항에 있어서, 상기 MOSFET의 게이트와 상기 JFET의 탑 게이트 및 바텀 게이트 중 적어도 2개는 상이한 폭을 갖는, 전자 회로.
  34. 제31항에 있어서, 상기 JFET의 탑 게이트와 바텀 게이트 양자 모두는 DC 바이어스 소스에 결합되는, 전자 회로.
  35. 삭제
  36. 전자 회로로서,
    소스, 드레인, 및 게이트를 포함하는 MOSFET; 및
    소스, 드레인, 탑 게이트, 및 바텀 게이트를 포함하고, 상기 MOSFET과는 별개인 JFET
    를 포함하고,
    상기 JFET의 소스는 상기 MOSFET의 드레인에 직접 결합되고, 상기 JFET의 탑 게이트는 상기 JFET의 바텀 게이트에 결합되고,
    상기 JFET의 탑 게이트는 상기 JFET의 바텀 게이트에 용량적으로 결합되는, 전자 회로.
  37. 삭제
  38. 삭제
  39. 삭제
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