KR20070079724A

KR20070079724A - 전력 증폭기의 선형화를 위한 전치 보정회로

Info

Publication number: KR20070079724A
Application number: KR1020060010586A
Authority: KR
Inventors: 고상원
Original assignee: 고상원
Priority date: 2006-02-03
Filing date: 2006-02-03
Publication date: 2007-08-08
Also published as: US20070182485A1

Abstract

본 발명은 한 개의 전계효과트랜지스터(Field Effect Transistor; FET)를 주요 구성요소로 하는 전력증폭기의 선형화를 위한 전치 보정회로(predistortor)에 관한 것으로서 전력증폭기의 게이트 바이어스 회로에 통합될 수 있으며, 적응 바이어스 회로(adaptive bias circuit)의 기능도 동시에 수행할 수 있고, 많은 수동소자를 필요로 하지 않기 때문에 기존의 전치 보정회로와는 다르게 추가적인 회로 크기의 증가가 없으며, 전치 보정회로의 설계를 위한 복잡도 또한 감소하게 되며, 전력소모가 매우 작고 광대역특성이 좋으며, 고주파 집적회로에 적합한 구조와 특성을 갖는다.

전력증폭기, 전치 보정회로, 선형화, 전계효과 트랜지스터, 수동소자.

Description

전력 증폭기의 선형화를 위한 전치 보정회로{Predistortor for linear of power amplifier}

도1은 전치 보정회로와 전력증폭기의 구성을 보여 주는 블럭도.

도2는 전치 보정회로의 출력신호의 입력신호의 크기에 대한 이득과 위상의 변화를 보여주는 도면.

도3은 전력증폭기의 출력신호의 입력신호의 크기에 대한 이득과 위상의 변화를 보여주는 도면.

도4는 '냉 FET'근처에서 바이어스되어 있는 FET의 특성을 보이기 위한 회로도.

도5는 도4의 신호입력 포트(B1)에서 볼 때의 S(1, 1)을 1MHz부터 20GHz까지 보이고 있는 도면.

도6은 도4에서 게이트 전압(Vg)으로 -0.5 V를 인가한 후 신호입력 포트(B1)에 신호를 입력할 때 마디(B2)에 나타나는 AC전압의 실제 성분을 나타낸 그래프.

도7은 본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로도.

도8은 도7에서 신호입력 포트(C1)와 신호출력 포트(C3)를 각각 50Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5V을 인가한 후 신호입력 포트(C1)에 전력을 인가할 때 마디(C2)에서의 시간대 전압파형을 보이고 있는 그래프.

도9는 도7에서 신호입력 포트(C1)와 신호출력 포트(C3)를 각각 50 Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5V를 인가한 후 신호입력 포트(C1)에 1 GHz의 신호를 0 dBm에서 16 dBm까지 1 dBm씩 증가시키며 입력할 때 마디(C2)에서 나타나는 DC 전압의 변화를 보이고 있는 그래프.

도10은 도7에서 신호입력 포트(C1)와 신호출력 포트(C3)를 각각 50 Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5 V를 인가한 후 신호입력 포트(C1)에 1 GHz의 신호를 0 dBm에서 16 dBm까지 1 dBm씩 증가시키며 입력할 때 마디(C2)에서의 1 GHz의 AC 전압의 실제 성분을 신호입력 포트(C1)로부터 마디(C2)로 흐르는 1 GHz의 AC 전류의 실제 성분으로 나눈 값을 보이고 있는 그래프.

도11은 도7에서 신호입력 포트(C1)와 신호출력 포트(C3)를 각각 50 Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5 V를 인가한 후 신호입력 포트(C1)에 1 GHz의 신호를 0 dBm에서 16 dBm까지 1 dBm씩 증가시키며 입력할 때의 전송 S 파라미터 S(2, 1))을 보이고 있는 그래프.

도12는 게이트 바이어스에 통합된 본 발명에 의한 전치 보정회로도.

※ 도면의 주요부분에 대한 부호의 설명

B1, C1, D1 : 신호입력포트 B2, C2, D2: 마디

Cb: 커패시터

C3, D3 : 신호출력포트 B3, C4, D5: 전치보정 회로용 FET

D4: 전력증폭기용 FET

본 발명은 전력 증폭기의 선형화를 위한 전치 보정회로에 관한 것이다. 특히, 본 발명은 한 개의 전계효과트랜지스터(Field Effect Transistor; FET)를 주요 구성요소로 하는 전력증폭기의 선형화를 위한 전치 보정회로(Predistortor ;Predistortion circuit)에 관한 것이다.

무선통신 시스템에서 충분한 전력의 신호를 안테나에 전달하기 위한 전력증폭기는 안테나 전단에 위치하며 입력신호를 증폭하게 된다.

이상적인 전력증폭기는 입력신호를 신호의 왜곡(distortion) 없이 선형적으로 증폭하여야 한다. 실제로 전력증폭기는 높은 효율을 가지고 동작하게끔 설계되기 때문에 출력신호가 증가함에 따라서 필연적으로 입력된 신호를 왜곡하게 된다. 전력증폭기에 의한 신호의 왜곡을 방지 또는 보상하기 위하여 여러 종류의 선형화를 위한 회로가 개발되었으며, 그 중의 한 종류가 전치 보정회로이다.

도1은 전치 보정회로와 전력증폭기의 구성을 보여 주는 블럭도이다.

여기서, A1은 전치 보정회로(A2)의 입력포트, A2는 전치 보정회로, A3는 전치 보정회로(A2)의 출력포트인 동시에 전력증폭기(A4)의 입력포트, A4는 전력증폭기, 그리고 A5는 전력증폭기(A4)의 출력포트이다. 전치 보정회로(A2)는 전력증폭기(A4)의 전단에 위치하게 되며 전력증폭기(A4)에 의해 왜곡되는 신호를 보상하게 된다.

도2는 전치 보정회로의 출력신호의 입력신호의 크기에 대한 이득과 위상의 변화를 보여주는 도면이다. 위의 도면에서 볼 수 있듯이 전치보정회로의 이득은 입력신호가 증가할수록 증가하며, 위상은 입력신호가 증가할수록 감소한다. 도3은 전력증폭기의 출력신호의 입력신호의 크기에 대한 이득과 위상의 변화를 보여주는 도면이다. 위의 도면에서 볼 수 있듯이 전력 증폭기의 이득은 입력신호가 증가할 수 록 감소하며, 위상은 입력신호가 증가할수록 증가하게 된다.

상기 도2, 도3과 같이 설계된 후 두 회로가 직렬로 연결되면 전체적으로 신호를 선형적으로 보상하는 결과를 보이게 된다. 이때 일반적으로 입력신호가 증가할수록 전치 보정회로의 이득이 증가한다고 말하는 것은, 실제로는 입력신호가 증가할수록 전치 보정회로의 손실이 감소하는 것을 이야기하는 것이다.

본 발명의 목적은 한 개의 전계효과트랜지스터(Field Effect Transistor; FET)를 주요 구성요소로 하는 전력증폭기의 선형화를 위한 전치 보정회로(predistortor)에 관한 것으로서 전력증폭기의 게이트 바이어스 회로에 통합될 수 있도록 하는 전력 증폭기의 선형화를 위한 전치 보정회로를 제공하는 데 있다.

또한, 본 발명은 적응 바이어스 회로(adaptive bias circuit)의 기능도 동시에 수행할 수 있도록 하는 전력 증폭기의 선형화를 위한 전치 보정회로를 제공하는 데 있다.

그리고, 본 발명은 많은 수동소자를 필요로 하지 않기 때문에 기존의 전치 보정회로와는 다르게 추가적인 회로 크기의 증가가 없으며, 전치 보정회로를 설계하기 위한 복잡도 또한 감소하게 되며, 전력증폭기의 선형화를 위한 전치 보정회로 는 전력소모가 매우 작고 광대역특성이 좋으며, 고주파 집적회로에 적합한 구조와 특성을 가지도록 하는 전력 증폭기의 선형화를 위한 전치 보정회로를 제공하는데 있다.

본 발명에 의한 전력 증폭기의 선형화를 위한 전치 보정회로는, 전력증폭기의 선형화를 위한 FET의 드레인에는 DC 블로킹 커패시터를 통해 입력되는 신호 입력포트가 연결됨과 동시에 DC 블로킹 커패시터를 통해 출력되는 신호 출력포트가 연결되고, 상기 FET의 소오스는 접지되며, 상기 FET의 게이트에는 게이트 전압(Vg)이 가해지는 것을 특징으로 한다.

또한, 본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로는, 전치 보정회로용 FET의 드레인에 신호가 입력되는 입력 정합회로와 전력증폭기용 FET의 게이트가 접속되고, 상기 전치 보정회로용 FET의 소오스와 게이트에 바이어스 전압(V bias)과 조절전압(V control)이 인가되는 한편 상기 소오스 접지된 전력증폭기용 FET의 드레인에 신호가 출력되는 출력 정합회로가 접속된 것을 특징으로 한다.

또한, 본 발명에 있어서, 상기 전력증폭기의 선형화를 위한 FET는 MESFET 또는 MOSFET로 하는 것이 바람직하다.

또한, 본 발명에 있어서, 상기 전력증폭기의 선형화를 위한 FET의 드레인-소스 전압이 제로 바이어스로 되고 게이트-소스 전압은 문턱 전압보다는 크고 '냉FET 상태'를 위한 바이어스보다는 작은 값이어야 하는 것이 바람직하다.

또한, 본 발명에 있어서, 상기 전력증폭기의 선형화를 위한 전치 보정회로는 칩(chip) 형태의 MESFET 또는 단일공정의 CMOS RFIC나 MESFET MMIC 공정에 적용되는 회로인 것이 바람직하다.

이하, 본 발명을 상세히 설명한다.

본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로의 주요 구성성분은 한 개의 트랜지스터이며 MESFET 혹은 MOSFET가 본 발명에 의한 전치 보정회로에 사용될 수 있다. 한편, 본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로에 적합한 FET는 패키지에 의한 기생성분이 작아야 한다. 따라서 본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로는 칩 형태의 MESFET 혹은 단일공정 CMOS RFIC나 MESFET MMIC 공정에 적용하기에 적합한 회로이다. 트랜지스터가 전치 보정회로로 동작하기 위해서는 다음에 설명되는 특정한 동작영역에 있도록 바이어스되어야 한다. 즉, FET의 드레인-소스전압이 제로로 바이어스 되어야 하며, 게이트-소스 전압은 문턱전압보다는 크고 '냉FET 상태'를 위한 바이어스보다는 작은 값이어야 한다.

FET가 이 영역에서 바이어스될 때에는 단지 기생 인덕턴스만이 나타나며 커패시턴스는 나타나지 않게 된다. 따라서 드레인 포트를 볼 때 입력 임피던스(드레인 임피던스)는 가상(imaginary) 성분이 매우 적게 되어 이 FET는 광대역 적응에 적합한 특성을 가지게 된다. 결과적으로 이와 같은 조건의 FET가 전력증폭기의 전단에 위치하고 신호 경로와 병렬로 놓이게 될 때 이 회로는 전력증폭기의 선형화를 위한 전치 보정회로로 동작하게 된다.

기존의 전치 보정회로가 전력증폭기 전단에 설치되어 회로 상의 면적과 전력 을 소모하게 되는데 반하여, 본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로는 그 특성상 전력증폭기의 게이트 바이어스 회로에 통합될 수 있다.

따라서 추가적인 회로 상의 면적이 필요하지 않으며 구성이 간단해진다.

도4는 '냉 FET'근처에서 바이어스되어 있는 FET의 특성을 보이기 위한 회로도이다.

여기서, B1은 신호 입력 포트, B3은 전치 보정회로용 FET, Cb는 DC 블로킹 커패시터, B2는 DC 블로킹 커패시터(Cb)와 전치보정 회로용 FET(B3)가 연결되어 있는 마디이다. 전치 보정회로용 FET(B3)의 드레인은 바이어스되어 있지 않으므로 드레인-게이트 전압은 제로이다.

도5는 도4의 신호입력 포트(B1)에서 볼 때의 S(1,1)을 1MHz부터 20GHz까지 보이고 있는 도면이다. 이때 사용된 FET(B3)는 칩 형태의 MESFET로서 문턱전압은 -1.3V이다. 한편 CMOS공정의 MOSFET를 FET로 사용할 경우에 문턱전압은 0V보다 큰 플러스 값이 된다. 위의 도면에서 볼 수 있듯이 FET(B3)의 게이트가 문턱전압으로 바이어스될 때 드레인 임피던스에서 상당한 가상(imaginary) 성분을 가지게 된다.

한편 게이트 전압(Vg)이 1.0 V로 바이어스될 때(MESFET의 경우에 '냉FET'영역이라 불린다.) 임피던스에서 가상의 성분은 무시할 수 있게 되지만, 일반적인 크기의 게이트 폭을 가진 FET가 이 영역에서 바이어스될 때 임피던스의 실제 성분값이 10Ω 보다 적게 되어 이 회로를 전치 보정회로로 사용할 때 신호의 전송손실이 커지게 된다. 따라서 게이트 전압(Vg) 선정시 '냉FET'를 위한 바이어스보다 약간 적은 값이 사용되어야 한다.

도6에서 X축은 도4의 게이트 전압(Vg)으로 -0.5 V를 인가한 후 신호입력 포트(B1)에 1GHz의 신호를 -20 dBm에서 16 dBm까지 1 dBm씩 증가시키며 입력할 때 마디(B2)에 나타나는 1GHz의 AC전압의 실제 성분을 나타낸 그래프이다. 한편, Y축은 같은 조건의 바이어스와 신호를 인가할 때의 도4의 신호입력 포트(B1)로부터 접지를 통해 흐르는 1GHz의 AC 전류의 실제 성분을 나타낸다. 도6의 그래프에서의 기울기는 전치보정 회로용 FET(B3)의 1GHz에서의 드레인 레지스턴스(resistance)를 나타내며 이 회로는 적은 전력의 입력신호에 대해서는 낮은 레지스턴스를 보이며, 입력신호의 전력이 커짐에 따라 높은 레지스턴스를 보인다.

도7은 본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로도이다.

도4에서와 같이 전치보정 회로용 FET(C4)의 소스는 접지되어 있고, 게이트는 게이트 전압(Vg)으로 바이어스되어 있다. C1은 신호 입력 포트, C3는 신호 출력 포트, C2는 전치보정 회로용 FET(C4)와 신호 경로가 연결되어 있는 마디, C4는 전치 보정회로용 FET, Cb는 DC 블로킹 커패시터이다. DC 블로킹 커패시터(Cb)는 전치보정 회로용 FET(C4)의 드레인 마디(C2)에서의 DC 전압을 신호 입력포트(C1)와 신호 출력포트(C3)로부터 절연(isolation)시키기 위하여 사용된다.

전치보정 회로용 FET(C4)의 소스가 접지되어 있고 전류 리턴 경로가 없으므로 입력신호가 없거나 적을 때의 마디(C2)에서의 전압은 제로이다. 게이트 전압(Vg)은 문턱전압보다는 크고 '냉FET'를 위한 바이어스 값보다는 작은 값으로 선택되어야 한다. 보다 구체적으로는 마디(C2)로부터 전치보정 회로용 FET(C4)의 드레인을 향해 볼 때의 임피던스(드레인 임피던스)의 실제성분이 10~30Ω이 되도록 게 이트 전압(Vg)을 조절하여야 한다. 드레인-게이트 전압이 제로인 상태에서는 게이트 전압(Vg)값이 문턱전압을 넘어서 증가함에 따라 드레인 임피던스의 가상 성분은 사라지게 되며, 드레인 임피던스의 실제 성분은 감소하게 되어 전치 보정회로 선형화기에 사용하기에 적합하게 된다.

한편, 전치보정 회로용 FET(C4)의 게이트 폭의 선정도 설계의 중요한 요소가 된다. 일반적으로 게이트 폭이 클수록 드레인 임피던스의 실제 성분이 작아지게 되며, '입력신호에 대한 전치 보정회로의 민감도'도 감소하게 된다. 입력신호에 대한 전치 보정회로의 민감도를 높이고 적절한 크기의 드레인 레지스턴스를 얻기 위해서 전치보정 회로용 FET(C4)의 게이트 폭은 다음 단에 위치하여 전력을 증폭하는 전력증폭기용 FET(D4)의 게이트 폭보다는 상당히 작은 값이 선택되어야 한다.

또한, 입력신호가 증가할수록 마디(C2)에서의 전압 또한 증가하게 된다. 이러한 전압의 증가는 DC 블로킹 커패시터(Cb)가 있는 경우에 DC 블로킹 커패시터(Cb)가 없는 경우보다 더 커지게 되고, 이러한 전압의 증가가 더 큰 경우에 '입력신호에 대한 전치 보정회로의 민감도'를 높이게 된다.

도8은 도7에서 신호입력 포트(C1)와 신호출력 포트(C3)를 각각 50Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5V을 인가한 후 신호입력 포트(C1)에 전력을 인가할 때 마디(C2)에서의 시간대 전압 파형을 보이고 있는 그래프이다.

이 예에서의 입력전력은 각각 0 dBm, 4 dBm, 8 dBm, 12 dBm 그리고 16 dBm이며, 입력신호의 주파수는 1GHz이다. 도8에서 볼 수 있듯이 입력전력이 증가함에 따라 위쪽으로의 스윙은 커지게 되고 아래쪽으로의 스윙은 적어지게 된다. 이것은 전 치보정 회로용 FET(C4)의 드레인-소스 AC전압이 마이너스 값으로부터 플러스 값으로 증가할 때 전치보정 회로용 FET(C4)의 1GHz에서의 드레인 임피던스도 증가하기 때문이다.

도9는 도7에서 신호입력 포트(C1)와 신호출력 포트(C3)를 각각 50 Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5V를 인가한 후 신호입력 포트(C1)에 1 GHz의 신호를 0 dBm에서 16 dBm까지 1 dBm씩 증가시키며 입력할 때 마디(C2)에서 나타나는 DC 전압의 변화를 보이고 있는 그래프이다. 전치보정 회로용 FET(C4)의 소스가 접지되어 있으므로 입력 전력이 없을 때 마디(C2)에서의 DC 전압은 제로이다. 하지만 입력신호가 증가함에 따라 입력신호의 위쪽으로의 스윙이 아래쪽으로의 스윙보다 더 커지고 이러한 스윙은 그 특성상, 마디(C2)에서의 전압을 증가시키게 된다. 이러한 마디(C2)에서의 전압 증가는 전치보정 회로용 FET(C4)의 드레인-소스 전압의 증가를 의미하는 것이고 이와 같은 전치보정 회로용 FET(C4)의 드레인-소스 전압의 증가는 전치보정 회로용 FET(C4)의 드레인 임피던스의 증가를 야기한다.

도10은 도7에서 신호입력 포트(C1)와 신호출력 포트(C3)를 각각 50 Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5 V를 인가한 후 신호입력 포트(C1)에 1 GHz의 신호를 0 dBm에서 16 dBm까지 1 dBm씩 증가시키며 입력할 때 마디(C2)에서의 1 GHz의 AC 전압의 실제 성분을 신호입력 포트(C1)로부터 마디(C2)로 흐르는 1 GHz의 AC 전류의 실제 성분으로 나눈 값을 보이고 있는 그래프이다. 이값은 신호입력포트(C1)로부터 볼 때 마디(C2)에서의 저항을 나타낸다. 도면에서 보이는 바와 같이 입력신호가 작을 때는 적은 값을 나타내며, 입력신호가 증가함에 따라 회로의 저항도 50 Ω을 향하여 점차 증가한다. 따라서 입력신호가 증가할수록 신호입력포트(C1)로부터 신호출력포트(C3)로 전송되는 신호의 손실이 감소하게 된다.

도11은 도7에서 신호입력포트(C1)와 신호출력포트(C3)를 각각 50 Ω으로 터미네이션시키고 게이트 전압(Vg)에 -0.5 V를 인가한 후 신호입력포트(C1)에 1 GHz의 신호를 0 dBm에서 16 dBm까지 1 dBm씩 증가시키며 입력할 때의 전송 S 파라미터S(2, 1))을 보이고 있는 그래프이다. 도면에서 보이는 것처럼, 입력신호의 전력이 작을 때는 도7의 회로에 의한 손실이 작고 입력신호가 증가함에 따라 손실이 감소하게 되어 이 회로가 전력증폭기의 전단에 위치할 때 전치 보정회로로 기능하게 된다.

본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로는 기존의 전치 보정회로처럼 전력증폭기의 전단에 개별된 블럭으로 위치해서 사용될 수 있다. 한편 본 발명에 의한 전력증폭기의 선형화를 위한 전치 보정회로는 그 구조 상 게이트 바이어스에 통합되어 사용될 수도 있다.

도12는 게이트 바이어스에 통합된 본 발명에 의한 전치 보정회로도이다. D1는 신호입력포트, D3은 신호출력포트, D2는 전치보정 회로용 FET(D5)와 신호 경로가 연결되어 있는 마디, D4는 전력증폭기용 FET, 그리고 D5는 전치 보정회로용 FET이다.

전치 보정회로용 FET(D5)의 소스인 V bias에는 전력증폭기용 FET(D4)의 동작점 선택을 위한 게이트 전압이 인가되며 이 전압은 그대로 마디(D2)에 인가되어 전치 보정회로용 FET(D5)의 드레인-소스전압은 제로이다.

한편 전치 보정회로용 FET(D5)의 게이트 폭은 전력증폭기용 FET(D4)의 게이트 폭보다 훨씬 적도록 선택되어야 한다. 전치 보정회로용 FET(D5)의 게이트에 인가되는 V control은 전치 보정회로용 FET(D5)가 소위 '냉FET 바이어스'보다 약간 작은 값으로 바이어스되도록 조절되어야 한다.

위의 회로에서 입력전력이 작을 때는 마디(D2)에서의 DC 전압이 제로이고, 입력신호가 증가할수록 마디(D2)에서의 DC 전압이 증가하게 되며 전치 보정회로용 FET(D5)의 드레인 임피던스도 증가하게 된다.

따라서 입력신호가 증가함에 따라 신호입력포트(D1)로부터 전력증폭기용 FET(D4)로 전송되는 입력신호의 손실도 감소되어 전치 보정회로용 FET(D5)는 전치 보정 회로로 기능 하게 된다.

한편 입력신호가 증가함에 따라 마디(D2)에서의 DC 전압도 증가하므로 이 회로는 적응 바이어스 회로로도 기능하게 된다. 따라서 입력전력에 따른 마디(D2)에서의 전압 변화도 설계요소로서 고려되어야 한다.

이상에서와 같이 본 발명은 한 개의 전계효과트랜지스터(Field Effect Transistor; FET)를 주요 구성요소로 하는 전력증폭기의 선형화를 위한 전치 보정회로(predistortor)를 구성함으로써 전력증폭기의 게이트 바이어스 회로에 통합될 수 있으며, 적응 바이어스 회로(adaptive bias circuit)의 기능도 동시에 수행할 수 있고, 많은 수동소자를 필요로 하지 않기 때문에 기존의 전치 보정회로와는 다르게 추가적인 회로 크기의 증가가 없으며, 전치 보정회로의 설계를 위한 복잡도 또한 감소하게 되며, 전력소모가 매우 작고 광대역특성이 좋으며, 고주파 집적회로에 적합한 구조와 특성을 갖는다.

이상에서 본 발명은 기재된 구체적인 실시예에 대해서만 상세히 설명하였지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims

전력증폭기의 선형화를 위한 FET의 드레인에는 DC 블로킹 커패시터를 통해 입력되는 신호입력포트가 연결됨과 동시에 DC 블로킹 커패시터를 통해 출력되는 신호출력포트가 연결되고, 상기 FET의 소오스는 접지되며, 상기 FET의 게이트에는 게이트 전압(Vg)이 가해지는 것을 특징으로 하는 전력증폭기의 선형화를 위한 전치 보정회로.
전력증폭기의 선형화를 위한 전치보정 회로용 FET의 드레인에 신호가 입력되는 입력 정합회로와 전력증폭기용 FET의 게이트가 접속되고, 상기 전치보정 회로용 FET의 소오스와 게이트에 바이어스 전압(V bias)과 조절전압(V control)이 인가되는 한편 상기 소오스 접지된 전력증폭기용 FET의 드레인에 신호가 출력되는 출력 정합회로가 접속된 것을 특징으로 하는 전력증폭기의 선형화를 위한 전치 보정회로.
제1항 또는 제2항 있어서,

상기 전력증폭기의 선형화를 위한 FET는 MESFET 또는 MOSFET인 것을 특징으로 하는 전력증폭기의 선형화를 위한 전치 보정회로.
제1항 또는 제2항에 있어서,

상기 전력증폭기의 선형화를 위한 FET의 드레인-소스 전압이 제로 바이어스로 되고 게이트-소스 전압은 문턱 전압보다는 크고 '냉FET 상태'를 위한 바이어스보다는 작은 값이어야 하는 것을 특징으로 하는 전력증폭기의 선형화를 위한 전치 보정회로.
제1항 또는 제2항에 있어서,

상기 전력증폭기의 선형화를 위한 전치 보정회로는 칩(chip) 형태의 MESFET 또는 단일공정의 CMOS RFIC나 MESFET MMIC 공정에 적용되는 회로인 것을 특징으로 하는 전력증폭기의 선형화를 위한 전치 보정회로.