KR20110069685A - 캐스코드 증폭기용 피드백 바이어싱을 이용한 전력 전송 시스템 - Google Patents

캐스코드 증폭기용 피드백 바이어싱을 이용한 전력 전송 시스템 Download PDF

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KR20110069685A
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Abstract

전력 전송 시스템이 제공된다. 상기 전력 전송 시스템은, 제1 캐스코드 구조로 연결된 적어도 제1 트랜지스터 및 제2 트랜지스터를 갖는 제1 증폭기 스테이지; 제2 캐스코드 구조로 연결된 적어도 제3 트랜지스터 및 제4 트랜지스터를 갖는 제2 증폭기 스테이지; 및 상기 제4 트랜지스터의 제1 게이트 또는 베이스를 상기 제2 트랜지스터의 제2 게이트 또는 베이스에 연결하는 피드백 네트워크를 포함할 수 있다. 상기 제1 트랜지스터는 전력 전송 시스템의 시스템 입력을 수신하고, 상기 제2 트랜지스터는 상기 제3 트랜지스터에 연결되며, 상기 제4 트랜지스터는 전력 전송 시스템의 시스템 출력을 제공한다.

Description

캐스코드 증폭기용 피드백 바이어싱을 이용한 전력 전송 시스템{FEEDBACK BIASING FOR CASCODE AMPLIFIERS}
본 발명은 일반적으로 캐스코드(cascode) 증폭기에 관한 것으로, 더욱 상세하게는 전력 전송 시스템에서의 캐스코드 증폭기용 피드백 바이어싱(feedback biasing)에 관한 것이다.
상보형 금속 산화막 반도체(Complementary Metal Oxide Semiconductor: CMOS) 전력 증폭기 설계에서는 두 가지 주된 이슈가 있다: (1) 전력 증폭기의 신뢰도를 위해 전압 스트레스를 줄이는 것과 (2) 선형성을 향상시키는 것이다. 디바이스의 전압 스트레스는 산화막 파괴(oxide breakdown) 및 핫 캐리어 효과(hot carrier effect)를 야기하고, 문턱 전압(threshold voltage)을 높이고 디바이스 성능을 저하 시킨다. 따라서, 캐스코드 증폭기용 피드백 바이어싱이 요구된다.
본 발명은, 전력 전송 시스템에서의 캐스코드 증폭기용 피드백 바이어싱(feedback biasing)을 이용한 전력 전송 시스템을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
본 발명의 일실시형태에 따르면, 전력 전송 시스템이 제공된다. 상기 전력 전송 시스템은, 제1 캐스코드 구조로 연결된 적어도 제1 트랜지스터 및 제2 트랜지스터를 갖는 제1 전력 증폭기 스테이지; 제2 캐스코드 구조로 연결된 적어도 제3 트랜지스터 및 제4 트랜지스터를 갖는 제2 전력 증폭기 스테이지; 및 상기 제4 트랜지스터의 제1 게이트 또는 베이스를 상기 제2 트랜지스터의 제2 게이트 또는 베이스에 연결하는 피드백 네트워크를 포함할 수 있다. 상기 제1 트랜지스터는 전력 전송 시스템의 시스템 입력을 수신하고, 상기 제2 트랜지스터는 상기 제3 트랜지스터에 연결되며, 상기 제4 트랜지스터는 전력 전송 시스템의 시스템 출력을 제공한다.
본 발명의 다른 실시형태는 다른 전력 전송 시스템을 제공한다. 상기 전력 전송 시스템은 제1 캐스코드 구조로 연결된 적어도 제1 트랜지스터 및 제2 트랜지스터를 갖는 제1 전력 증폭기 스테이지; 제2 캐스코드 구조로 연결된 적어도 제3 트랜지스터 및 제4 트랜지스터를 갖는 제2 전력 증폭기 스테이지; 및 상기 제4 트랜지스터의 제1 게이트 또는 베이스로부터 적어도 하나의 기생 신호를 상기 제2 트랜지스터의 제2 게이트 또는 베이스에 피드백 신호로 제공하는 피드백 수단을 포함할 수 있다. 상기 제1 트랜지스터는 전력 전송 시스템의 시스템 입력을 수신하고, 상기 제2 트랜지스터는 상기 제3 트랜지스터에 연결되며, 상기 제4 트랜지스터는 전력 전송 시스템의 시스템 출력을 제공한다.
본 발명에 따르면, 전력 증폭 시스템의 동작 주기가 더 많이 포화 영역에 놓이게 되고 차단 영역 상에서 더 적게 동작하게 된다. 더하여, 피드백 신호의 사용은 제1 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 전압이 일반적으로 전력 전송 시스템의 출력 전압(제2 캐스코드 증폭기 스테이지의 공통 게이트 증폭기에 의해 제공)을 추종하게 하며, 이로 인해 제1 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 전압 스트레스를 감소시킬 수 있다.
도 1은 본 발명의 일실시형태에 따른 캐스코드 증폭기용 피드백 바이어싱을 사용한 전력 전송 시스템의 도면.
도 2는 본 발명의 일실시형태에 따른 공통 게이트 트랜지스터의 기생 캐패시턴스를 도시한 캐스코드 증폭 시스템의 회로도.
도 3은 본 발명의 일실시형태에 따른 캐스코드 증폭기용 피드백 바이어싱을 사용한 전력 전송 시스템의 회로도.
도 4는 본 발명의 일실시형태에 따른 피드백 네트워크의 회로도.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 기술할 것이다. 이하의 설명에서 본 발명의 모든 실시형태가 개시되는 것은 아니다. 본 발명은 매우 다양한 형태로 구현될 수 있으며, 여기에 개시되는 실시형태에 한정되는 것으로 해석되어서는 안 된다. 본 실시형태들은 출원을 위한 법적 요건들을 충족시키기 위해 제공되는 것이다. 동일한 구성요소에는 전체적으로 동일한 참조부호가 사용된다.
본 발명의 일실시형태는, 제1 캐스코드 증폭기 스테이지(예를 들어, 드라이버 증폭기 스테이지) 및 제2 캐스코드 증폭기 스테이지(예를 들어, 전력 증폭기 스테이지)를 포함하는 전력 전송 시스템을 제공한다. 본 발명의 일실시형태에서, 제1 캐스코드 증폭기 스테이지는 공통 소스 증폭기를 형성하는 제1 트랜지스터 및 공통 게이트 증폭기를 형성하는 제2 트랜지스터를 포함할 수 있다. 이와 유사하게, 제2 캐스코드 증폭기 스테이지는 공통 소스 증폭기를 형성하는 제3 트랜지스터 및 공통 게이트 증폭기를 형성하는 제4 트랜지스터를 포함할 수 있다. 또한, 전력 증폭 시스템은 제1 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 게이트와 상기 제2 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 게이트 사이를 연결하는 피드백 네트워크를 포함할 수 있다. 상기 피드백 네트워크는, 상기 제2 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 게이트로부터 상기 제1 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 게이트에 피드백 신호로서 기생 신호를 제공하도록 동작할 수 있다. 피드백 신호의 사용은 전력 증폭 시스템이 더 많은 포화 영역을 갖는 반면 더 적은 차단 영역(cutoff region) 및 선형 영역을 갖게 할 수 있으며, 이로 인해 전력 전송 시스템의 작동 변형을 감소시킬 수 있다. 다시 말하면, 전형적인 전력 증폭기와 비교할 때, 본 발명의 일실시형태에 따른 전력 증폭 시스템의 동작 주기가 더 많이 포화 영역에 놓이게 되고 차단 영역 상에서 더 적게 동작하게 된다. 더하여, 피드백 신호의 사용은 제1 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 전압이 일반적으로 전력 전송 시스템의 출력 전압(제2 캐스코드 증폭기 스테이지의 공통 게이트 증폭기에 의해 제공)을 추종하게 하며, 이로 인해 제1 캐스코드 증폭기 스테이지의 공통 게이트 증폭기의 전압 스트레스를 감소시킬 수 있다.
여기서 본 발명의 실시형태들은 소스, 게이트 및 드레인을 갖는 전계 효과 트랜지스터(FET)에 관하여 설명된다. 그러나, FET 대신 에미터, 베이스 및 콜렉터를 갖는 양극형 접합 트랜지스터(BJT)를 포함하는 다른 형식의 트랜지스터가 사용될 수 있다. 즉, FET의 소스, 게이트, 및 드레인은 BJT의 에미터, 베이스 및 콜렉터에 각각 대응될 수 있다. 유사하게, 본 발명의 일실시형태에 따르면, 여기에서 설명되는 FET를 이용한 공통 소스 증폭기는 BJT를 이용한 공통 에미터 증폭기로 대체될 수 있으며, FET를 이용한 공통 게이트 증폭기는 BJT를 이용한 공통 베이스 증폭기로 대체될 수 있다.
도 1은 본 발명의 일실시형태에 따른 캐스코드 증폭기용 피드백 바이어싱을 이용한 전력 전송 시스템(100)을 도시한 도면이다. 도 1에 도시한 바와 같이, 본 발명의 일실시형태에 따른 전력 전송 시스템은, 드라이버 증폭기 스테이지(102), 전력 증폭기 스테이지(103) 및 피드백 네트워크(104)를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 드라이버 증폭기 스테이지(102)는 입력 포트(101)로부터 기저대역 신호 또는 무선 주파수(RF) 신호와 같은 시스템 입력을 입력받을 수 있으며, 전력 증폭기 스테이지(103)를 구동하기 위한 제1 스테이지 출력을 생성할 수 있다. 전력 증폭기 스테이지(103)는 시스템 출력을 제공하는 출력 포트(105)에 증폭된 출력 신호를 제공할 수 있다.
여기에 기술하는 바와 같이, 드라이버 증폭기 스테이지(102)는 제1 캐스코드 증폭기 스테이지를 포함하고, 전력 증폭기 스테이지(103)는 제2 캐스코드 증폭기 스테이지를 포함할 수 있다. 상기 제1 캐스코드 증폭기 스테이지는 공통 소스 증폭기를 형성하는 제1 트랜지스터 및 공통 게이트 증폭기를 형성하는 제2 트랜지스터를 포함할 수 있다. 이와 유사하게, 제2 캐스코드 증폭기 스테이지는 공통 소스 증폭기를 형성하는 제3 트랜지스터 및 공통 게이트 증폭기를 형성하는 제4 트랜지스터를 포함할 수 있다.
도 1에서, 본 발명의 일실시형태에 따르면, 피드백 네트워크(104)는, 전력 증폭기 스테이지(103)의 공통 게이트 기생 신호를 구동 증폭기 스테이지(102)의 공통 게이트에 피드백 신호로써 제공한다. 피드백 신호의 사용은 전력 전송 시스템(100)이 더 많은 포화 영역을 갖는 반면 더 적은 차단 영역(cutoff region) 및 선형 영역을 갖게 할 수 있으며, 이로 인해 전력 전송 시스템의 작동 변형을 감소시킬 수 있다. 다시 말하면, 전형적인 전력 증폭기와 비교할 때, 본 발명의 일실시형태에 따른 전력 증폭 시스템의 동작 주기가 더 많이 포화 영역에 놓이게 되고 차단 영역 상에서 더 적게 동작하게 된다. 더하여, 피드백 신호의 사용은 구동 증폭기 스테이지(102)의 공통 게이트 증폭기의 전압이 일반적으로 전력 전송 시스템(100)의 출력 전압(전력 증폭기 스테이지(103)의 공통 게이트 증폭기에 의해 제공)을 추종하게 하며, 이로 인해 구동 증폭기 스테이지의 공통 게이트 증폭기의 전압 스트레스를 감소시킬 수 있다.
도 2는 본 발명의 일실시형태에 따른 공통 게이트 트랜지스터의 기생 캐패시턴스를 도시한 캐스코드 증폭 시스템(200)의 회로도이다. 도 2의 캐스코드 증폭 시스템(200)은 도 1의 전력 증폭기 스테이지(103)에 사용될 수 있으며, 도 1의 구동 증폭기 스테이지(102)에도 유사하게 사용될 수 있다. 도 2에서, 본 발명의 일실시형태에 따르면, 캐스코드 증폭 시스템(200)은 제1 소스(205), 제1 게이트(204) 및 제1 드레인(203)을 갖는 공통 소스 디바이스 또는 트랜지스터(M1)(202)를 포함할 수 있다. 또한, 본 발명의 일실시형태에 따르면, 캐스코드 전력 증폭 시스템(200)은 제2 소스(210), 제2 게이트(209) 및 제2 드레인(208)을 갖는 공통 게이트 디바이스 또는 트랜지스터(M2)(207)를 포함할 수 있다.
본 발명의 일실시형태에 따르면, 제1 공통 소스 디바이스(M1)(202)는 단일 디바이스에 의해 발생할 수 있는 전압 스트레스 및 부담을 감소시키기 위해 제2 공통 게이트 디바이스(M2)(207)와 직렬 연결될 수 있다. 본 발명의 일실시형태에 따르면, 디바이스(M1)(202) 및 디바이스(M2)(207)는 공통 소스 디바이스(M1)(202)의 제1 드레인(203)을 공통 게이트 디바이스(M2)(207)의 제2 소스(210)에 연결함으로써 직렬 연결될 수 있다. 더하여, 공통 소스 디바이스(M1)(202)의 제1 소스(205)는 접지(GND)에 연결될 수 있으며, 공통 게이트 디바이스(M2)(207)의 제2 게이트(209)는 게이트 바이어스 포트(Vg)(206)에 연결될 수 있다. 여기에 기술한 바와 같이, 게이트 바이어스 포트(Vg)(206)는 피드백 네트워크에 연결될 수 있다. 본 발명의 일실시형태에 따르면, 캐스코드 증폭 시스템(200)의 입력 포트(Pin)(201)가 공통 소스 디바이스(M1)(202)의 제1 게이트(204)에 제공될 수 있다. 이와 유사하게, 캐스코드 증폭 시스템(200)의 출력 포트(Pout)(213)가 공통 게이트 디바이스(M2)(207)의 제2 드레인(208)에 제공될 수 있다. 또한, 본 발명의 일실시형태에 따르면, RF 초크(choke)(211)가 직류 전압원 또는 전원 공급단(Vdd)(212)과 제2 드레인(208) 사이에 제공될 수 있다. RF 초크(211)는 직류 전력을 제2 드레인(208)에 제공하도록 동작할 수 있다.
캐스코드 증폭 시스템(200)이 동작하는 동안, 기생 캐패시턴스가 불가피하게 발생한다. 따라서, 드레인-게이트 기생 캐패시턴스(Cdg)(214)가 공통 게이트 디바이스(M2)(207)의 제2 드레인(208)과 제2 게이트(209) 사이에 존재하고, 게이트-소스 기생 캐패시턴스(Cgs)(215)가 제2 게이트(209) 및 제2 소스(210) 사이에 존재할 수 있다. 따라서, 제2 드레인(208)과 제2 소스(210)에 각각 연결된 기생 캐패시턴스(Cdg)(214) 및 기생 캐패시턴스(Cgs)(215)에 기초하여 제2 게이트(209)에 기생 신호가 발생할 수 있다.
도 3은 본 발명의 일실시형태에 따른 캐스코드 증폭기용 피드백 바이어싱을 사용한 전력 전송 시스템(300)의 회로도이다. 도 3에 도시된 전력 전송 시스템(300)은 도 1에 간략하게 도시된 전력 증폭 시스템(100)의 구현예이다.
도 3에서, 전력 전송 시스템(300)은, 캐스코드 구조로 배치된 제1 공통 소스 디바이스 또는 트랜지스터(M1)(318) 및 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)를 갖는 제1 증폭기 스테이지(드라이버 증폭기 스테이지)를 포함할 수 있다. 이와 유사하게, 전력 전송 시스템(300)은, 캐스코드 구조로 배치된 제3 공통 소스 디바이스 또는 트랜지스터(M3)(319) 및 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)를 갖는 제2 증폭기 스테이지(전력 증폭기 스테이지)를 포함할 수 있다.
제1 공통 소스 디바이스 또는 트랜지스터(M1)(318)는 입력 매칭 네트워크(313)를 통해 입력 포트(Pin)(301)에 연결될 수 있다. 입력 매칭 네트워크(313)는 선행 스테이지에 임피던스 매칭을 제공할 수 있다. 본 발명의 일실시형태에 따르면, 입력 포트(Pin)(301)는 아날로그 신호(예를 들어, 기저대역 신호)를 입력할 수 있다. 제1 공통 소스 디바이스 또는 트랜지스터(M1)(318)의 증폭된 출력 신호는 제1 공통 소스 디바이스 또는 트랜지스터(M1)(318)의 드레인에서 제공될 수 있다. 제1 공통 소스 디바이스 또는 트랜지스터(M1)(318)의 드레인이 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 소스(305)에 연결되므로, 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)는 소스(305)를 통해 증폭된 출력 신호를 수신할 수 있다. 제1 스테이지의 출력은 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 드레인(304)에 의해 제공될 수 있다. RF 초크(350)가 직류 전압원(Vdd) 또는 전력 공급원으로부터 드레인(304)으로 DC 전력을 제공하도록 동작할 수 있다.
트레인(304)로부터의 제1 스테이지 출력은 중간 매칭 네트워크(314)를 통해 제2 증폭기 스테이지의 제3 공통 소스 디바이스 또는 트랜지스터(M3)(319)의 게이트에 제공될 수 있다. 중간 매칭 네트워크(314)는 제1 증폭기 스테이지와 제2 증폭기 스테이지 사이의 임피던스 매칭을 제공한다. 제3 공통 소스 디바이스 또는 트랜지스터(M3)(319)의 증폭된 출력은 제3 공통 소스 디바이스 또는 트랜지스터(M3)(319)의 드레인에서 제공될 수 있다. 제3 공통 소스 디바이스 또는 트랜지스터(M3)(319)의 드레인이 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 소스에 연결되므로, 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)는 소스(309)를 통해 증폭된 출력 신호를 입력받을 수 있다. 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 드레인(308)은 출력 매칭 블록(315)을 통해 출력 포트(Pout)(312)에 연결될 수 있다. 출력 매칭 블록(315)은 후속 스테이지에 임피던스 매칭을 제공한다. 더하여, RF 초크(352)가 직류 전압원(Vdd) 또는 전력 공급원으로부터 드레인(308)으로 DC 전력을 제공하도록 동작할 수 있다.
본 발명의 일실시형태에서, 피드백 네트워크(316)는 기생 캐패시턴스를 l용한 피드백 바이어싱을 제공하는데 사용될 뿐만 아니라 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302) 및 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 게이트에 교류(AC) 가장 접지를 제공하는데 사용될 수 있다. 이를 위해, 피드백 네트워크(316)는 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 게이트(307)와 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 게이트(303)를 연결할 수 있다. 본 발명의 일실시형태에 따르면, 피드백 네트워크(316)는, 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 게이트(307)에서의 기생 신호를 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 게이트(303)에 피드백 신호로서 적절한 위상으로 전송한다. 피드백 신호의 위상은 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 게이트(303)에 나타나는 기생 신호의 적어도 일부를 상쇄하기 위해 제공될 수 있다. (ⅰ) 기생 게이트-소스 캐패시턴스(Ggs)(311)에 의해 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 소스(309) 및/또는 (ⅱ) 기생 드레인-게이트 캐패시턴스(Cdg)(310)에 의해 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 드레인(308)으로부터 기생 신호가 전달될 때, 기생 신호는 게이트(307)에 발생할 수 있다.
피드백 네트워크(316)는 신호 경로(예를 들어, 시스템 입력 포트 또는 출력 포트)에 연결되지 않으므로, 피드백 네트워크(316)에 의해 제공되는 피드백은 전력 전송 시스템(300)의 성능에 부수적인 영향만 미친다. 입력 매칭 블록(313), 중간 매칭 네트워크(314) 및 출력 매칭 블록(315)은 전력 전송 시스템(300)의 입력 포트(Pin)(301)에서 출력 포트(Pout)(312)로 최대 전력 전송이 제공되도록 설정될 수 있다.
도 4는 본 발명의 일실시형태에 따른 피드백 네트워크(400)의 회로도이다. 도 4에 도시된 피드백 네트워크의 예는 도 3에 도시된 피드백 네트워크(316) 또는 도 1에 도시된 피드백 네트워크(104)를 구현하는데 사용될 수 있다.
도 4에 도시한 바와 같이, 본 발명의 일실시형태에 따르면, 피드백 네트워크는 T 구조로 배치된 인덕터(L)(405) 및 두 개의 캐패시터(C1, C2)(403, 404)를 포함할 수 있다. 더욱 상세하게, 캐패시터(C1)의 제1 단은 드라이버 증폭기 스테이지의 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 게이트(303)에 연결되고, 캐패시터(C1)의 제2 단은 공통 노드(406)에 연결될 수 있다. 이와 유사하게, 캐패시터(C2)(404)의 제1 단은 전력 증폭기 스테이지의 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 게이트(307)에 연결되고, 캐패시터(C2)(404)의 제2 단은 공통 노드(406)에 연결될 수 있다. 인덕터(L)(405)는 공통 노드(406)에 연결되는 제1 단과 접지(GND)에 연결되는 제2 단을 가질 수 있다. 캐패시터(403, 404) 및 인덕터(405)는 단일 부품으로 도시되나, 본 발명의 실시형태의 범위를 벗어나지 않는 범위 내에서 다수의 부품을 포함할 수도 있다. 예를 들어, 본 발명의 실시형태의 범위를 벗어나지 않는 범위 내에서 인덕터(405)는 실제로 둘 이상의 인덕터를 포함할 수 있다.
계속 도 4를 참조하면, 본 발명의 일실시형태에 따르면, 인덕터(405)와 연결된 캐패시터(403, 404)는, 기생 신호를 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 게이트(307)에서 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 게이트(303)로 피드백 신호로서 적절한 위상으로 전달하는 경로를 제공할 수 있다. 이와 유사하게, 접지에 연결된 인덕터(405)와 연결된 캐패시터(403, 404)는 제2 공통 게이트 디바이스 또는 트랜지스터(M2)(302)의 게이트(303) 및 제4 공통 게이트 디바이스 또는 트랜지스터(M4)(306)의 게이트(307)에 교류 접지를 제공할 수 있다.
전술한 설명 및 첨부 도면에 개시된 기술을 이용하여 본 발명의 속하는 기술 분야에서 통상의 기술을 가진 자는 본 발명의 많은 변형예와 다른 실시형태들을 도출해 낼 수 있을 것이다. 따라서, 본 발명은 개시된 실시형태에 한정되는 것이 아니며, 본 발명의 변형예 및 다른 실시형태들은 이하 기재되는 특허 청구 범위 내에 포함되는 것으로 간주되어야 한다. 본 명세서에서 특정 용어들이 사용되었으나, 이는 일반적이고 설명을 위한 의미로 사용되었을 뿐이며 본 발명을 한정하기 위한 것이 아니다.
100, 400: 전력 전송 시스템 102: 드라이버 증폭기 스테이지
103: 전력 증폭기 스테이지 104, 316: 피드백 네트워크
200: 캐스코드 증폭 시스템 202: 공통 소스 트랜지스터
207: 공통 게이트 트랜지스터 302, 306, 318, 319: 트랜지스터
313: 입력 매칭 블록 314: 중간 매칭 네트워크
315: 출력 매칭 블록 211, 350, 352: RF 초크

Claims (20)

  1. 제1 캐스코드 구조로 연결된 적어도 제1 트랜지스터 및 제2 트랜지스터를 갖는 제1 증폭기 스테이지;
    제2 캐스코드 구조로 연결된 적어도 제3 트랜지스터 및 제4 트랜지스터를 갖는 제2 증폭기 스테이지;
    상기 제4 트랜지스터의 제1 게이트 또는 베이스를 상기 제2 트랜지스터의 제2 게이트 또는 베이스에 연결하는 피드백 네트워크를 포함하며,
    상기 제1 트랜지스터는 시스템 입력을 수신하고, 상기 제2 트랜지스터는 상기 제3 트랜지스터와 연결되며, 상기 제4 트랜지스터는 시스템 출력을 제공하는 것을 특징으로 하는 전력 전송 시스템.
  2. 제1항에 있어서,
    상기 피드백 네트워크는 적어도 두 개의 캐패시터 및 하나의 인덕터를 포함하는 것을 특징으로 하는 전력 전송 시스템.
  3. 제2항에 있어서,
    상기 적어도 두 개의 캐패시터는 제1 캐패시터 및 제2 캐패시터를 포함하고 상기 제1 캐패시터, 제2 캐패시터 및 인덕터는 각각 제1 단 및 제2 단을 가지며,
    상기 제1 캐패시터의 제1 단은 상기 제4 트랜지스터의 제1 게이트 또는 베이스에 연결되고, 상기 제1 캐패시터의 제2 단은 상기 제2 캐패시터의 제1 단 및 상기 인덕터의 제1 단이 공통으로 연결된 노드에 연결되며,
    상기 제2 캐패시터의 제2 단은 상기 제2 트랜지스터의 제2 게이트 또는 베이스에 연결되며,
    상기 인덕터의 제2 단은 접지에 연결된 것을 특징으로 하는 전력 전송 시스템.
  4. 제1항에 있어서,
    상기 피드백 네트워크는 피드백 신호를 상기 제2 트랜지스터의 상기 제2 게이트 또는 베이스에 제공하도록 동작하며,
    상기 피드백 신호는 상기 제4 트랜지스터의 상기 제1 게이트 또는 베이스에 형성된 적어도 하나의 기생 신호에 기초하는 것을 특징으로 하는 전력 전송 시스템.
  5. 제4항에 있어서,
    상기 적어도 하나의 기생 신호는, 상기 제4 트랜지스터에 대한 드레인-게이트 캐패시턴스 또는 게이트-소스 캐패시턴스 중 적어도 하나에 기초한 것을 특징으로 하는 전력 전송 시스템.
  6. 제4항에 있어서,
    상기 피드백 네트워크는, 상기 제2 트랜지스터의 상기 제2 게이트 또는 베이스 및 상기 제4 트랜지스터의 상기 제1 게이트 또는 베이스에 대한 교류 접지를 제공하도록 동작하는 것을 특징으로 하는 전력 전송 시스템.
  7. 제1항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 게이트, 소스 및 드레인을 갖는 전계 효과 트랜지스터(FET) 또는 각각 베이스, 에미터 및 콜렉터를 갖는 양극형 접합 트랜지스터(BJT)인 것을 특징으로 하는 전력 전송 시스템.
  8. 제1항에 있어서,
    상기 제 트랜지스터 및 상기 제3 트랜지스터는 공통 소스 증폭기 또는 공통 에미터 증폭기이며, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 공통 게이트 증폭기 또는 공통 베이스 증폭기인 것을 특징으로 하는 전력 전송 시스템.
  9. 제1항에 있어서,
    상기 제1 트랜지스터는 제4 게이트 또는 베이스 및 제1 드레인 또는 콜렉터를 포함하고, 상기 제2 트랜지스터는 제2 소스 또는 에미터 및 제2 드레인 및 콜렉터를 포함하고, 상기 제3 트랜지스터는 제3 게이트 또는 베이스 및 제3 드레인 또는 콜렉터를 포함하며, 상기 제4 트랜지스터는 제4 소스 또는 에미터 및 제4 드레인 또는 콜렉터를 포함하며,
    상기 제4 게이트 또는 베이스는 상기 시스템 입력을 수신하고, 상기 제1 드레인 또는 콜렉터는 상기 제2 소스 또는 에미터에 연결되고, 상기 제2 드레인 또는 콜렉터는 상기 제3 게이트 또는 베이스에 연결되고, 상기 제3 드레인 또는 콜렉터는 상기 제4 소스 또는 에미터에 연결되며, 상기 제4 드레인 또는 콜렉터는 상기 시스템 출력을 제공하는 것을 특징으로 하는 전력 전송 시스템.
  10. 제9항에 있어서,
    상기 제2 드레인 또는 콜렉터를 상기 제3 게이트 또는 베이스에 연결하는 중간 매칭 네트워크;
    상기 시스템 입력을 상기 제4 게이트 또는 베이스에 제공하는 입력 매칭 네트워크; 및
    상기 제4 드레인 또는 콜렉터로부터 상기 시스템 출력을 수신하는 출력 매칭 네트워크를 더 포함하는 것을 특징으로 하는 전력 전송 시스템.
  11. 제9항에 있어서,
    상기 제1 트랜지스터는 접지에 연결된 제1 소스 또는 에미터를 포함하며,
    상기 제2 드레인 또는 콜렉터는 직류 전력 공급원에 더 연결되며,
    상기 제3 트랜지스터는 접지에 연결된 제3 소스 또는 에미터를 포함하며,
    상기 제4 드레인 또는 콜렉터는 상기 직류 전력 공급원에 더 연결되는 것을 특징으로 하는 전력 전송 시스템.
  12. 제1항에 있어서,
    상기 제1 증폭기 스테이지는 드라이버 증폭기 스테이지이며, 상기 제2 증폭기 스테이지는 전력 증폭기 스테이지인 것을 특징으로 하는 전력 전송 시스템.
  13. 제1 캐스코드 구조로 연결된 적어도 제1 트랜지스터 및 제2 트랜지스터를 갖는 제1 증폭기 스테이지;
    제2 캐스코드 구조로 연결된 적어도 제3 트랜지스터 및 제4 트랜지스터를 갖는 제2 증폭기 스테이지;
    상기 제4 트랜지스터의 제1 게이트 또는 베이스로부터 상기 제2 트랜지스터의 제2 게이트 또는 베이스로 적어도 하나의 기생 신호를 피드백 신호로서 제공하는 피드백 수단을 포함하며,
    상기 제1 트랜지스터는 시스템 입력을 수신하고, 상기 제2 트랜지스터는 상기 제3 트랜지스터와 연결되며, 상기 제4 트랜지스터는 시스템 출력을 제공하는 것을 특징으로 하는 전력 전송 시스템.
  14. 제13항에 있어서,
    상기 적어도 하나의 기생 신호는, 상기 제4 트랜지스터에 대한 드레인-게이트 캐패시턴스 또는 게이트-소스 캐패시턴스 중 적어도 하나에 기초한 것을 특징으로 하는 전력 전송 시스템.
  15. 제13항에 있어서,
    상기 피드백 수단은, 상기 제2 트랜지스터의 상기 제2 게이트 또는 베이스 및 상기 제4 트랜지스터의 상기 제1 게이트 또는 베이스에 대한 교류 접지를 제공하도록 동작하는 것을 특징으로 하는 전력 전송 시스템.
  16. 제13항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 게이트, 소스 및 드레인을 갖는 전계 효과 트랜지스터(FET) 또는 각각 베이스, 에미터 및 콜렉터를 갖는 양극형 접합 트랜지스터(BJT)인 것을 특징으로 하는 전력 전송 시스템.
  17. 제13항에 있어서,
    상기 제 트랜지스터 및 상기 제3 트랜지스터는 공통 소스 증폭기 또는 공통 에미터 증폭기이며, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 공통 게이트 증폭기 또는 공통 베이스 증폭기인 것을 특징으로 하는 전력 전송 시스템.
  18. 제13항에 있어서,
    상기 제1 트랜지스터는 제4 게이트 또는 베이스 및 제1 드레인 또는 콜렉터를 포함하고, 상기 제2 트랜지스터는 제2 소스 또는 에미터 및 제2 드레인 및 콜렉터를 포함하고, 상기 제3 트랜지스터는 제3 게이트 또는 베이스 및 제3 드레인 또는 콜렉터를 포함하며, 상기 제4 트랜지스터는 제4 소스 또는 에미터 및 제4 드레인 또는 콜렉터를 포함하며,
    상기 제4 게이트 또는 베이스는 상기 시스템 입력을 수신하고, 상기 제1 드레인 또는 콜렉터는 상기 제2 소스 또는 에미터에 연결되고, 상기 제2 드레인 또는 콜렉터는 상기 제3 게이트 또는 베이스에 연결되고, 상기 제3 드레인 또는 콜렉터는 상기 제4 소스 또는 에미터에 연결되며, 상기 제4 드레인 또는 콜렉터는 상기 시스템 출력을 제공하는 것을 특징으로 하는 전력 전송 시스템.
  19. 제18항에 있어서,
    상기 제2 드레인 또는 콜렉터를 상기 제3 게이트 또는 베이스에 연결하는 중간 매칭 네트워크;
    상기 시스템 입력을 상기 제4 게이트 또는 베이스에 제공하는 입력 매칭 네트워크; 및
    상기 제4 드레인 또는 콜렉터로부터 상기 시스템 출력을 수신하는 출력 매칭 네트워크를 더 포함하는 것을 특징으로 하는 전력 전송 시스템.
  20. 제18항에 있어서,
    상기 제1 트랜지스터는 접지에 연결된 제1 소스 또는 에미터를 포함하며,
    상기 제2 드레인 또는 콜렉터는 직류 전력 공급원에 더 연결되며,
    상기 제3 트랜지스터는 접지에 연결된 제3 소스 또는 에미터를 포함하며,
    상기 제4 드레인 또는 콜렉터는 상기 직류 전력 공급원에 더 연결되는 것을 특징으로 하는 전력 전송 시스템.
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