JP2011055144A - カスコード回路 - Google Patents

Abstract

【課題】ＲＦ高効率高出力電力増幅とともに、低ひずみ化の可能性をも併せ持つカスコード回路を提供する。
【解決手段】カスコード回路の両ＦＥＴ（または両バイポーラトランジスタ）の接続部にバイアス電圧を印加することで、ソース接地ＦＥＴにおけるゲートバイアス電圧（またはエミッタ接地バイポーラトランジスタにおけるベースバイアス電圧）と、ＲＦゲート接地ＦＥＴにおけるドレーンバイアス電圧（またはベース接地バイポーラトランジスタにおけるコレクタバイアス電圧）とを、独立に設定できる。特に、これらのバイアス電圧を、ソース接地ＦＥＴ（またはエミッタ接地バイポーラトランジスタ）がＢ級動作ないし深いＡＢ級動作をし、かつ、交流ゲート接地ＦＥＴ（または交流ベース接地バイポーラトランジスタ）が浅いＡＢ級動作ないしＡ級動作をする組み合わせに設定する。
【選択図】図３

Description

本発明は、２つのトランジスタが接続されたカスコード回路に係る。

近年、無線通信システムの高周波化に伴い、システムのキーデバイスである送信電力増幅器の電力効率およびひずみ特性所望値の確保は、いっそう厳しくなっている。特にトランジスタにおいては、高周波化を実現するために限りなく微細化が進められているが、それに伴いトランジスタの耐圧が低下して、動作電圧は低くなる一方である。

特に微細化が著しいＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ではこの傾向が顕著である。その結果、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）のドレーン電圧やバイポーラトランジスタのコレクタ電圧は低くなり、超高周波出力の電力増幅、特にミリ波の電力増幅の実現が著しく困難になりつつある。

こうした問題を改善するために、いわゆるカスコード回路構成を用いる超高周波カスコード増幅器が、特に電力増幅器として、国内外で精力的に検討されている。ここで、カスコード回路とは、例えば、ＦＥＴを用いる場合には、ソース接地ＦＥＴのドレーン電極に、ＲＦゲート接地ＦＥＴのソース電極を接続した回路である。また、バイポーラトランジスタを用いる場合には、エミッタ接地トランジスタのコレクタ電極に、ＲＦベース接地トランジスタのエミッタ電極を接続した回路である。なお、上記ＲＦは、Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙの略であり、高周波を意味する。

しかしながら、従来のカスコード回路には、安定な直流動作点の設定範囲が狭いという問題がある。一般に、トランジスタの高周波出力電力効率あるいはひずみ特性は、ＦＥＴならゲートバイアス電圧によって、バイポーラトランジスタならペースバイアス電圧によって、それぞれ大幅に変わる。したがって、バイアス電圧の設定自由度が狭いことは、高周波出力電力効率およびひずみ特性の向上を図る上で、大きな障害となる。

上記に関連して、特許文献１には、ソース接地の第１のＦＥＴと、第１のＦＥＴのドレーン電極にソース電極が接続されたゲート接地の第２のＦＥＴとを含む増幅回路が開示されている。この増幅回路には、両ＦＥＴの接続部にバイアス電極が無いため、両ＦＥＴのドレーン−ソース間電圧を独立に設定できない。この増幅回路では、両ＦＥＴのドレーン電流が同じになるので、電力効率およびひずみ設定を最適条件で設定できない。

特開平６−２２４６４７号公報

本発明の目的は、両ＦＥＴまたは両バイポーラトランジスタに印加するバイアス電圧をそれぞれ独立かつ自由に設定でき、これにより、効率よく高周波出力の電力を増幅できるとともに、ひずみを低減できるカスコード回路を提供することである。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるカスコード回路は、信号入力部（ＩＮ）と、第１のＦＥＴ（２１）と、第２のＦＥＴ（２２）と、第１のバイアス部（２３）と、第２のバイアス部（２５）と、第３のバイアス部（２７）と、第４のバイアス部（３１）と、信号出力部（ＯＵＴ）とを具備する。ここで、第１のＦＥＴ（２１）は、信号入力部（ＩＮ）にゲートが接続されて、かつ、ソース接地されている。第２のＦＥＴ（２２）は、第１のＦＥＴ（２１）におけるドレーンにソースが接続されて、かつ、バイパスコンデンサ（２４）を介して交流でゲート接地されている。第１のバイアス部（２３）は、第１のＦＥＴ（２１）におけるゲートに第１のバイアス電圧を印加する。第２のバイアス部（２５）は、第２のＦＥＴ（２２）におけるゲートに第２のバイアス電圧を印加する。第３のバイアス部（２７）は、第２のＦＥＴ（２２）におけるドレーンに第３のバイアス電圧を印加する。第４のバイアス部（３１）は、第１のＦＥＴ（２１）におけるドレーンと、第２のＦＥＴ（２２）におけるソースとの接続点（３０）に第４のバイアス電圧を印加する。信号出力部（ＯＵＴ）は、第２のＦＥＴ（２２）におけるドレーンに接続されている。

本発明によるカスコード回路は、信号入力部（ＩＮ）と、第１のバイポーラトランジスタ（４１）と、第２のバイポーラトランジスタ（４２）と、第１のバイアス部（４３）と、第２のバイアス部（４５）と、第３のバイアス部（４７）と、第４のバイアス部（５１）と、信号出力部（ＯＵＴ）とを具備する。ここで、第１のバイポーラトランジスタ（４１）は、信号入力部（ＩＮ）にベースが接続されて、かつ、エミッタ接地されている。第２のバイポーラトランジスタ（４２）は、第１のバイポーラトランジスタ（４１）におけるコレクタにエミッタが接続されて、かつ、バイパスコンデンサ（４４）を介して交流でベース接地されている。第１のバイアス部（４３）は、第１のバイポーラトランジスタ（４１）におけるベースに第１のバイアス電圧を印加する。第２のバイアス部（４５）は、第２のバイポーラトランジスタ（４２）におけるベースに第２のバイアス電圧を印加する。第３のバイアス部（４７）は、第２のバイポーラトランジスタ（４２）におけるコレクタに第３のバイアス電圧を印加する。第４のバイアス部（５１）は、第１のバイポーラトランジスタ（４１）におけるコレクタと、第２のバイポーラトランジスタ（４２）におけるエミッタとの接続点（５０）に第４のバイアス電圧を印加する。信号出力部（ＯＵＴ）は、第２のバイポーラトランジスタ（４２）におけるコレクタに接続されている。

本発明のカスコード回路では、両ＦＥＴ（または両バイポーラトランジスタ）接続部にバイアス電圧を印加することで、両ＦＥＴ（または両バイポーラトランジスタ）のバイアス電圧をそれぞれ独立かつ自由に設定できるようになる。従来型のカスコード回路における特徴である、２個のトランジスタのＲＦ出力電圧（ＦＥＴの場合は各ＦＥＴのドレーン電圧、バイポーラトランジスタの場合は各バイポーラトランジスタのコレクタ電圧）の重畳による高出力化を、バイアス電圧の選定により、高電力のもとで実現することが出来る。

さらに、ソース接地ＦＥＴにおけるゲートバイアス電圧（またはエミッタ接地バイポーラトランジスタにおけるベースバイアス電圧）と、ＲＦゲート接地ＦＥＴにおけるドレーンバイアス電圧（またはベース接地バイポーラトランジスタにおけるコレクタバイアス電圧）とを、独立に設定できる。このため、カスコード回路における２つのトランジスタのそれぞれにおけるバイアス電圧を最適化することで、ＲＦ電力効率およびひずみ特性の改善が実現可能である。

さらに、カスコード回路の両ＦＥＴ（または両バイポーラトランジスタ）のそれぞれにおける振幅偏移および位相偏移が、互いに逆になるように、上記２つのバイアス電圧を設定する。この結果、合成された振幅偏移および位相偏移が打ち消され、カスコード回路としては高出力化とともに一層のひずみ低減が実現される。

本発明によれば、両ＦＥＴまたは両バイポーラトランジスタに印加するバイアス電圧をそれぞれ独立かつ自由に設定でき、これにより、効率よく高周波出力の電力を増幅できるとともに、ひずみを低減できる。

図１は、従来のカスコード回路の構成を示す図である。 図２は、従来のカスコード回路の両ＦＥＴ１、２のそれぞれにおける直流動作点について説明するための図である。 図３は、本発明の第１の実施形態におけるカスコード回路の構成を示す図である。 図４は、本発明の第２の実施形態におけるカスコード回路の構成を示す図である。 図５は、本実施形態におけるカスコード回路において、２つのＦＥＴ２１、２２を用いた場合の、ひずみ特性の一層の改善効果について説明するための特性図である。図５（ａ）は、ソース接地ＦＥＴ２１に対応する。図５（ｂ）は、交流ゲート接地ＦＥＴ２２に対応する。 図６は、トランジスタの相互コンダクタンス特性の典型的な傾向を模式的に表した図である。 図７は、本発明の第３の実施形態におけるカスコード回路の構成を示す図である。

添付図面を参照して、本発明のカスコード回路を実施するための形態を以下に説明する。

本発明のカスコード回路について説明する前に、その比較対象として、従来のカスコード回路について説明する。

図１は、従来のカスコード回路の構成を示す図である。このカスコード回路は、信号入力部ＩＮと、ソース接地ＦＥＴ１と、交流ゲート接地ＦＥＴ２と、ＦＥＴ１のゲートバイアス部３と、ＦＥＴ２のドレーンバイアス部７と、ＦＥＴ２のゲートバイアス部５と、ＦＥＴ２の交流接地用キャパシタ４と、信号出力部ＯＵＴとを具備する。

ＦＥＴ１のゲートバイアス部３は、ＦＥＴ１のゲート電極接続用端部と、バイアス電源接続用端部と、インダクタンスと、キャパシタとを具備する。

ＦＥＴ２のドレーンバイアス部７は、ＦＥＴ２のドレーン電極接続用端部と、バイアス電源接続用端部と、インダクタンスと、キャパシタとを具備する。

ＦＥＴ１のゲートバイアス部３における各構成要素の接続関係について説明する。インダクタンスにおける一方の端部は、ＦＥＴ１のゲート電極接続用端部に接続されている。インダクタンスの他方の端部は、キャパシタにおける一方の端部と、バイアス電源接続用端部とに接続されている。キャパシタにおける他方の端部は、接地されている。

ＦＥＴ２のドレーンバイアス部７における各構成要素の接続関係について説明する。インダクタンスにおける一方の端部は、ＦＥＴ２のドレーン電極接続用端部に接続されている。インダクタンスの他方の端部は、キャパシタにおける一方の端部と、バイアス電源接続用端部とに接続されている。キャパシタにおける他方の端部は、接地されている。

このカスコード回路全体における各構成要素間の接続関係について説明する。信号入力部ＩＮは、ソース接地ＦＥＴ１のゲート電極に接続されている。ソース接地ＦＥＴ１のゲート電極には、第１のバイアス部３も接続されている。ＦＥＴ１のドレーン電極８は、ＦＥＴ２のソース電極９に接続されている。

ＦＥＴ２のゲート電極は、ＦＥＴ２の交流接地用キャパシタ４における一方の端部と、ＦＥＴ２のゲートバイアス部５とに接続されている。なお、図１では、バイアス部５は端子として示すが、この端子には、例えば第１のバイアス部３に相当する回路が接続される。ＦＥＴ２の交流接地用キャパシタ４における他方の端部は、接地されている。ＦＥＴ２のドレーン電極８は、信号出力部ＯＵＴと、ＦＥＴ２のドレーンバイアス部７とに接続されている。

このカスコード回路の動作について説明する。ＦＥＴ２のドレーンバイアス部７は、直列接続されているソース接地ＦＥＴ１および交流ゲート接地ＦＥＴ２に、直流電圧を印加する。信号入力部ＩＮには、任意の信号が入力される。信号出力部ＯＵＴからは、ソース接地ＦＥＴ１のドレーンＲＦ電圧および交流ゲート接地ＦＥＴ２のドレーンＲＦ電圧を重畳した電圧が、ＲＦ信号として出力される。このように、従来技術によるカスコード回路は、高出力化を実現している。

図２は、従来のカスコード回路の両ＦＥＴ１、２のそれぞれにおける直流動作点について説明するための図である。図２には、第１の曲線１０と、第２の曲線１１とが描かれている。第１の曲線１０は、ソース接地ＦＥＴ１にゲートバイアス電圧Ｖｇ１を印加した場合におけるドレーン電流ＩＤ−ドレーン電圧ＶＤ特性を模式的に表す。また、第２の曲線１１は、交流ゲート接地ＦＥＴにゲートバイアス電圧Ｖｇ２を印加した場合における、ドレーン−ソース間電圧特性ＶＤＳを模式的に表す。

両曲線１０、１１の交点１２（Ｐ）は、両ＦＥＴ１、２の直流動作点を示す。図１のバイアス部７におけるバイアス電圧をＶＤＤと置き、ソース接地ＦＥＴ１のドレーン−ソース間バイアス電圧をＶＤ１と置き、ゲート接地ＦＥＴ２のドレーン−ソース間バイアス電圧をＶＤ２と置くとき、
ＶＤ２＝ＶＤＤ−ＶＤ１
の関係が成り立つ。

両ＦＥＴ１、２を流れる直流ドレーン電流は、共通である。すなわち、両ＦＥＴ１、２のドレーン−ソース間バイアス電圧は独立ではなく、一方が変われば他方に変化をもたらす。また、両ＦＥＴ１、２の特性曲線が、直流動作点１２（Ｐ）の付近では横軸に対して平行に近いので、直流動作点１２（Ｐ）の位置は特性曲線の変動により大きく変動する。この結果、両ＦＥＴ１、２のドレーン−ソース間バイアス電圧ＶＤ１、ＶＤ２も大きく変動する。このため、従来のカスコード回路の構成では、動作点の安定な設定範囲が狭く問題があった。

（第１の実施形態）
図３は、本発明の第１の実施形態におけるカスコード回路の構成を示す図である。このカスコード回路は、信号入力部ＩＮと、ソース接地ＦＥＴ２１と、交流ゲート接地ＦＥＴ２２と、ＦＥＴ２１のゲートバイアス部２３と、ＦＥＴ２２のドレーンバイアス部２７と、ＦＥＴ２２のゲートバイアス部２５と、ＦＥＴ２２の交流接地用キャパシタ２４と、信号出力部ＯＵＴと、接続点バイアス部３１とを具備する。ソース接地ＦＥＴ２１は本発明の第１のＦＥＴに対応し、交流ゲート接地ＦＥＴ２２は本発明の第２のＦＥＴに対応する。また、バイアス部２３、バイアス部２７及びバイアス部２５は、本発明の第１のバイアス部、第２のバイアス部及び第３のバイアス部に対応する。

本実施形態によるカスコード回路は、図１に示した従来のカスコード回路に、接続点バイアス部３１を追加したものに等しい。この接続点バイアス部３１は本発明の第４のバイアス部に対応する。このとき、従来のカスコード回路の信号入力部ＩＮと、ソース接地ＦＥＴ１と、交流ゲート接地ＦＥＴ２と、ＦＥＴ１のゲートバイアス部３と、ＦＥＴ２のドレーンバイアス部７と、ＦＥＴ２のゲートバイアス部５と、ＦＥＴ２の交流接地用キャパシタ４と、信号出力部ＯＵＴとは、本実施形態におけるカスコード回路の信号入力部ＩＮと、ソース接地ＦＥＴ２１と、交流ゲート接地ＦＥＴ２２と、ＦＥＴ１のゲートバイアス部２３と、ＦＥＴ２のドレーンバイアス部２７と、ＦＥＴ２のゲートバイアス部２５と、ＦＥＴ２の交流接地用キャパシタ２４と、信号出力部ＯＵＴとに、それぞれ対応する。

図３に示されるように、接続点バイアス部３１は、接続用端部３１ａと、バイアス電源接続用端部３１ｂと、インダクタンス３１ｃと、キャパシタ３１ｄとを具備する。

接続点バイアス部３１において、接続用端部３１ａは、ソース接地ＦＥＴ２１のドレーンおよび交流ゲート接地ＦＥＴ２２のソースの接続点３０に接続されている。インダクタンス３１ｃにおける一方の端部は、接続用端部３１ａに接続されている。インダクタンス３１ｃにおける他方の端部は、バイアス電源接続用端部３１ｂと、キャパシタ３１ｄにおける一方の端部とに接続されている。キャパシタ３１ｄにおける他方の端部は、接地されている。

同様に、ゲートバイアス部２３は、接続用端部２３ａと、バイアス電源接続用端部２３ｂと、インダクタンス２３ｃと、キャパシタ２３ｄとを具備する。

ゲートバイアス部２３において、接続用端部２３ａは、ソース接地ＦＥＴ２１のゲートに接続されている。インダクタンス２３ｃにおける一方の端部は、接続用端部２３ａに接続されている。インダクタンス２３ｃにおける他方の端部は、バイアス電源接続用端部２３ｂと、キャパシタ２３ｄにおける一方の端部とに接続されている。キャパシタ２３ｄにおける他方の端部は、接地されている。

同様に、ドレーンバイアス部２７は、接続用端部２７ａと、バイアス電源接続用端部２７ｂと、インダクタンス２７ｃと、キャパシタ２７ｄとを具備する。

ゲートバイアス部２７において、接続用端部２７ａは、交流ゲート接地ＦＥＴ２２のドレーンに接続されている。インダクタンス２７ｃにおける一方の端部は、接続用端部２７ａに接続されている。インダクタンス２７ｃにおける他方の端部は、バイアス電源接続用端部２７ｂと、キャパシタ２７ｄにおける一方の端部とに接続されている。キャパシタ２７ｄにおける他方の端部は、接地されている。

本実施形態におけるカスコード回路のその他の構成要素間の接続関係は、図１の場合と同様であるので、その詳細な説明を省略する。

２つのバイアス部２７、３１におけるバイアス電圧をそれぞれＶＤＤ、ＶＤＳと置く。このときに、ソース接地ＦＥＴ２１および交流ゲート接地ＦＥＴ２２のそれぞれにおけるドレーンソース間に印加されるバイアス電圧を、ＶＤ１、ＶＤ２と置く。すると、
ＶＤ１＝ＶＤＳ
ＶＤ２＝ＶＤＤ−ＶＤＳ
の関係が成り立つ。

これは、両ＦＥＴ２１、２２におけるドレーンバイアス電圧を互いに独立かつ自由に設定できることを意味する。したがって、本実施形態におけるカスコード回路では、カスコード回路における２つのＦＥＴ２１、２２のそれぞれにおけるバイアス電圧を最適値に設定しても、図２で説明したようなバイアス電圧の変動は生じない。

一方、ＲＦ信号に関しては、図１で説明した従来のカスコード回路と同様に、両ＦＥＴ２１、２２のドレーンＲＦ電圧を重畳することが出来る。すなわち、従来型のカスコード回路における特徴である、２個のＦＥＴのドレーンＲＦ電圧の重畳による高出力化を、バイアス電圧の選定により、高電力のもとで実現することが出来る。

本実施形態のカスコード回路は、２つのＦＥＴのそれぞれにおけるバイアス電圧を独立に最適化して、両ＦＥＴ２１、２２に安定したドレーンソース間バイアス電圧を供給している。したがって、本実施形態のカスコード回路を用いた増幅器では、安定した増幅動作が実現される。

さらに、両ＦＥＴ２１、２２のドレーン−ソース間バイアス電圧および電流は互いに独立して自由に設定できる。このため、ＦＥＴ２１を高効率動作にゲートバイアス電圧に，ゲート信号入力電圧が大きいＦＥＴ２２を低ひずみ動作のゲートバイアス電圧に設定することにより，高効率かつ低ひずみ動作のカスコード回路を実現することが可能である。

特に、これらのバイアス電圧は、ソース接地ＦＥＴ２１がＢ級動作ないしＡＢ級動作をし、かつ、交流ゲート接地ＦＥＴ２２がＡＢ級動作ないしＡ級動作をするように組み合わせることが可能である。Ａ級動作とは、バイアス電圧を十分大きく設定することにより、飽和レベルを超えないあらゆる入力信号に対してＦＥＴがカットオフしないように動作することをいう。Ｂ級動作とは、バイアス電圧をゲート−ソース間（またはゲート−ドレーン間）の飽和電圧と等しく設定することにより、正電圧または負電圧のいずれかの入力信号だけに対してＦＥＴが動作することをいう。ＡＢ級動作とは、バイアス電圧をＡ級動作およびＢ級動作の中間に設定することにより、ある範囲内のレベルの入力信号に対してはＡ級動作を行い、それを超えたレベルの入力信号に対してはＢ級動作を行うことをいう。なお、これらの定義はバイポーラトランジスタの場合にも有効であって、その場合はソース、ゲート、ドレーンのそれぞれを、対応するコレクタ、ベース、エミッタと読み替えれば良い。ここで、ソース接地ＦＥＴ２１がＡＢ級動作をする場合は、Ａ級動作よりもＢ級動作に近い、いわゆる「深いＡＢ級動作」をすることが好ましい。また、交流ゲート接地ＦＥＴ２２がＡＢ級動作をする場合は、Ｂ級動作よりもＡ級動作に近い、「いわゆる浅いＡＢ級動作」をすることが好ましい。このとき、前段のソース接地ＦＥＴ２１では、ひずみは比較的大きいが、効率は大きくなる。反対に、後段の交流ゲート接地ＦＥＴ２２では、効率はＦＥＴ２１に比べて低いが、ひずみは小さくなる。カスコード回路全体としてのひずみは、前段に比べて信号電圧の大きい後段のトランジスタにおけるひずみ特性に大きく依存するので、それぞれのバイアス電圧を上記のように組み合わせることで、比較的効率の高い状態でカスコード回路のひずみが大きく改善される。

なお、本実施形態において、両ＦＥＴ２１、２２のそれぞれにおけるゲート幅が異なっていても良いことは言うまでも無い。

また、バイアス部は、図３で用いたインダクタはあくまでもひとつの構成例に過ぎず、その代わりに、たとえば４分の１波長伝送線路などの、他の回路構成を用いても良いことは言うまでも無い。

図５は、本実施形態におけるカスコード回路において、２つのＦＥＴ２１、２２を用いた場合の、ひずみ特性の一層の改善効果について説明するための特性図である。図５（ａ）は、ソース接地ＦＥＴ２１に対応する。図５（ｂ）は、交流ゲート接地ＦＥＴ２２に対応する。図５（ａ）および図５（ｂ）において、実線５２、５３はＲＦ入力信号（Ｐｉｎ）に対する振幅偏移特性ΔＧを、破線５４、５５はＲＦ入力信号（Ｐｉｎ）に対する位相偏移特性Δφを、それぞれ表す。

図５（ａ）における実線５２および破線５４は、ソース接地ＦＥＴ２１において、ドレーン電極のＲＦ出力信号の振幅および位相が、ゲート電極へのＲＦ入力信号の増加とともにそれぞれ増加および減少する特性を示している。

図５（ｂ）における実線５３および破線５５は、交流ゲート接地ＦＥＴ２２において、ドレーン電極のＲＦ出力信号の振幅および位相が、ゲート電極へのＲＦ入力信号の増加とともにそれぞれ減少および増加する特性を示している。

このように、本発明では、ソース接地ＦＥＴ２１および交流ゲート接地ＦＥＴ２２において、振幅偏移特性および位相偏移特性のそれぞれが互いに逆になるように設定する。こうすることで、両ＦＥＴ２１、２２における振幅偏移特性および位相偏移特性がそれぞれにおいて打ち消し合い、カスコード回路全体としては低ひずみ増幅特性が実現される。この結果、上述した効果と合わせて、ＲＦ電力効率及びひずみ特性の改善をすることができる。すなわち、カスコード回路の両ＦＥＴのそれぞれにおける振幅偏移および位相偏移が、互いに逆になるように、上記２つのバイアス電圧を設定する。この結果、合成された振幅偏移および位相偏移が打ち消され、カスコード回路としては高出力化とともにひずみ低減が実現される。

図６は、トランジスタの相互コンダクタンス特性の典型的な傾向を模式的に表した図である。図６において、横軸はゲートバイアス電圧ＶＧを示し、縦軸はトランジスタの三次相互コンダクタンスｇｍ３を示す。

図６において、ＶＧ＜ＶＧＴのとき、ｇｍ３＞０となり、ＶＧ＞ＶＧＴのとき、ｇｍ３＜０となるようなＶＧの値ＶＧＴがある。

特性トランジスタの増幅出力信号の振幅偏移の増減傾向は、おおよそ、トランジスタの三次相互コンダクタンスが正か負かによって決まる。同様に、位相偏移の増幅傾向は、おおよそ、三次相互コンダクタンスが正か負かによって決まる。

三次相互コンダクタンスは、ＦＥＴではゲートバイアス電圧、バイポーラトランジスタではベースバイアス電圧により決まる。このため、バイアス電圧を適宜に選択することにより、偏移特性は調節可能である。

なお、これまでは両ＦＥＴ２１、２２のゲート幅が等しく、すなわち両ＦＥＴ２１、２２の三次相互コンダクタンス特性曲線が同じであることを前提に説明した。しかし、両ＦＥＴ２１、２２のゲート幅は必ずしも等しくある必要が無いことは言うまでも無い。両ＦＥＴのゲート幅の比を適宜に選択することで、より良好な増幅電力効率で低ひずみ特性が実現される場合ももちろんある。

（第２の実施形態）
図４は、本発明の第２の実施形態におけるカスコード回路の構成を示す図である。このカスコード回路は、信号入力部ＩＮと、エミッタ接地バイポーラトランジスタ４１と、ベース接地バイポーラトランジスタ４２と、トランジスタ４１のベースバイアス部４３と、トランジスタ４２のコレクタバイアス部４７と、トランジスタ４２のベースバイアス部４５と、トランジスタ４２の交流接地用キャパシタ４４と、信号出力部ＯＵＴと、接続点バイアス部５１とを具備する。

ベースバイアス部４３は、接続用端部４３ａと、バイアス電源接続用端部４３ｂと、インダクタンス４３ｃと、キャパシタ４３ｄとを具備する。コレクタバイアス部４７は、接続用端部４７ａと、バイアス電源接続用端部４７ｂと、インダクタンス４７ｃと、キャパシタ４７ｄとを具備する。接続点バイアス部５１は、接続用端部５１ａと、バイアス電源接続用端部５１ｂと、インダクタンス５１ｃと、キャパシタ５１ｄとを具備する。

本実施形態によるカスコード回路は、図３に示した本発明の第１の実施形態におけるカスコード回路のソース接地ＦＥＴ２１および交流ゲート接地２２を、エミッタ接地バイポーラトランジスタ４１およびベース接地バイポーラトランジスタ４２にそれぞれ変更したものに等しい。このとき、本発明の第１の実施形態におけるカスコード回路の信号入力部ＩＮと、ソース接地ＦＥＴ１と、交流ゲート接地ＦＥＴ２と、ＦＥＴ１のゲートバイアス部３と、ＦＥＴ２のドレーンバイアス部７と、ＦＥＴ２のゲートバイアス部５と、ＦＥＴ２の交流接地用キャパシタ４と、信号出力部ＯＵＴと、接続点バイアス部３１とは、本実施形態におけるカスコード回路の信号入力部ＩＮと、エミッタ接地バイポーラトランジスタ４１と、ベース接地バイポーラトランジスタ４２と、トランジスタ４１のベースバイアス部４３と、トランジスタ４２のコレクタバイアス部４７と、トランジスタ４２のベースバイアス部４５と、トランジスタ４２の交流接地用キャパシタ４４と、信号出力部ＯＵＴと、接続点バイアス部５１とに、それぞれ対応する。

同様に、本発明の第１の実施形態における接続用端部２３ａと、バイアス電源接続用端部２３ｂと、インダクタンス２３ｃと、キャパシタ２３ｄと、接続用端部２７ａと、バイアス電源接続用端部２７ｂと、インダクタンス２７ｃと、キャパシタ２７ｄと、接続用端部３１ａと、バイアス電源接続用端部３１ｂと、インダクタンス３１ｃと、キャパシタ３１ｄとは、本実施形態における接続用端部４３ａと、バイアス電源接続用端部４３ｂと、インダクタンス４３ｃと、キャパシタ４３ｄと、接続用端部４７ａと、バイアス電源接続用端部４７ｂと、インダクタンス４７ｃと、キャパシタ４７ｄと、接続用端部５１ａと、バイアス電源接続用端部５１ｂと、インダクタンス５１ｃと、キャパシタ５１ｄとに、それぞれ対応する。

本実施形態におけるカスコード回路の各構成要素間の接続関係は、本発明の第１の実施形態におけるカスコード回路おける各構成要素間の接続関係において、ソース接地ＦＥＴ２１およびそのソース、ゲート、ドレーンと、交流ゲート接地ＦＥＴ２２およびそのソース、ゲート、ドレーンとを、エミッタ接地バイポーラトランジスタ４１およびそのエミッタ、ベース、コレクタと、ベース接地バイポーラトランジスタ４２およびそのエミッタ、ベース、コレクタとに置き換えたものに等しいので、さらなる詳細な説明を省略する。

本実施形態におけるカスコード回路の動作は、本発明の第１の実施形態におけるカスコード回路の動作において、ソース接地ＦＥＴ２１およびそのソース、ゲート、ドレーンと、交流ゲート接地ＦＥＴ２２およびそのソース、ゲート、ドレーンとを、エミッタ接地バイポーラトランジスタ４１およびそのエミッタ、ベース、コレクタと、ベース接地バイポーラトランジスタ４２およびそのエミッタ、ベース、コレクタとに置き換えたものに等しい。例えば、２つのバイアス部４７、５１におけるバイアス電圧をそれぞれＶＣＣ、ＶＣＥと置く。このときに、エミッタ接地バイポーラトランジスタ４１および交流ベース接地バイポーラトランジスタ４２のそれぞれにおけるコレクタエミッタ間に印加されるバイアス電圧を、ＶＣ１、ＶＣ２と置く。すると、
ＶＣ１＝ＶＣＥ
ＶＣ２＝ＶＣＣ−ＶＣＥ
の関係が成り立つ。

本実施形態におけるカスコード回路のその他の動作は、図５や図６に関する説明を含めて、本発明の第１の実施形態で説明した内容と同じであるので、さらなる詳細な説明を省略する。

このように、本発明によるカスコード回路には、ＦＥＴを用いても良いし、バイポーラトランジスタを用いても良い。さらには、同じカスコード回路において、ＦＥＴとバイポーラトランジスタとを組み合わせても構わない。これらの場合においても、第１の実施の形態で説明したような効果と同一の効果を奏する。

（第３の実施形態）
図７は、本発明の第３の実施形態おけるカスコード回路の構成を示す図である。本実施形態おけるカスコード回路は、本発明の第１の実施形態おけるカスコード回路に直流遮断・ＲＦ短絡用容量５７およびインダクタンス成分の回路素子５８を追加したものに等しい。

本実施形態におけるカスコード回路の他の構成要素は、本発明における第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。

インダクタンス成分の回路素子５８における一方の端部は、接続部３０に接続されている。インダクタンス成分の回路素子５８における他方の端部は、直流遮断・ＲＦ短絡用容量５７における一方の端部に接続されている。直流遮断・ＲＦ短絡用容量５７における他方の端部は、接地されている。

本実施形態におけるカスコード回路の各構成要素間の他の接続関係は、本発明における第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。

本実施形態によるカスコード回路の動作について説明する。本発明の第１の実施形態によるカスコード回路の接続点３０には、ソース接地ＦＥＴ２１のドレーンと、交流ゲート接地ＦＥＴ２２のソースと、接続点バイアス部３１とが接続されている。本実施形態によるカスコード回路では、この接続点３０に、さらにインダクタンス成分の回路素子５８を接続することで、接続点３０における寄生容量が打ち消され、増幅利得および帯域特性の改善が実現する。

本実施形態によるカスコード回路は、本発明の第２の実施形態によるカスコード回路を用いて実現することも可能である。すなわち、両バイポーラトランジスタの接続点５０に、インダクタンス成分の回路素子５８における一方の端部を並列に接続することで、接続点５０における容量成分を打ち消すことが出来る。

なお、インダクタンス成分の回路素子５８は、インダクタであっても良いし、４分の１波長の伝送線路などほかの回路構成であっても良いことは言うまでも無い。

１ ソース接地ＦＥＴ
２ 交流ゲート接地ＦＥＴ
３ ＦＥＴ１のゲートバイアス部
４ ＦＥＴ２の交流接地用キャパシタ
５ ＦＥＴ２のゲートバイアス部
６ ＦＥＴ２のドレーン電極
７ ＦＥＴ２のドレーンバイアス部
８ ＦＥＴ１のドレーン電極
９ ＦＥＴ２のソース電極
１０ ドレーン電流ＩＤ−ドレーン電圧ＶＤ特性
１１ ドレーンソース間電圧特性ＶＤＳ
１２ 交点、直流動作点
２１ ソース接地ＦＥＴ
２２ 交流ゲート接地ＦＥＴ
２３ ＦＥＴ２１のゲートバイアス部
２３ａ 接続用端部
２３ｂ バイアス電源接続用端部
２３ｃ インダクタンス
２３ｄ キャパシタ
２４ ＦＥＴ２２の交流接地用キャパシタ
２５ ＦＥＴ２２のゲートバイアス部
２６ ＦＥＴ２２のドレーン電極
２７ ＦＥＴ２２のドレーンバイアス部
２７ａ 接続用端部
２７ｂ バイアス電源接続用端部
２７ｃ インダクタンス
２７ｄ キャパシタ
２８ ＦＥＴ２１のドレーン電極
２９ ＦＥＴ２２のソース電極
３０ 接続点
３１ 接続点バイアス部
３１ａ 接続用端部
３１ｂ バイアス電源接続用端部
３１ｃ インダクタンス
３１ｄ キャパシタ
４１ エミッタ接地バイポーラトランジスタ
４２ 交流ベース接地バイポーラトランジスタ
４３ トランジスタ４１のベースバイアス部
４３ａ 接続用端部
４３ｂ バイアス電源接続用端部
４３ｃ インダクタンス
４３ｄ キャパシタ
４４ トランジスタ４２の交流接地用キャパシタ
４５ トランジスタ４２のベースバイアス部
４６ トランジスタ４２のコレクタ電極
４７ トランジスタ４２のコレクタバイアス部
４７ａ 接続用端部
４７ｂ バイアス電源接続用端部
４７ｃ インダクタンス
４７ｄ キャパシタ
４８ トランジスタ４１のコレクタ電極
４９ トランジスタ４２のエミッタ電極
５０ 接続点
５１ 接続点バイアス部
５１ａ 接続用端部
５１ｂ バイアス電源接続用端部
５１ｃ インダクタンス
５１ｄ キャパシタ
５２ 振幅偏移特性
５３ 振幅偏移特性
５４ 位相偏移特性
５５ 位相偏移特性
５７ 直流遮断・ＲＦ短絡用容量
５８ インダクタンス成分の回路素子

Claims (7)

1. 信号入力部と、
   前記信号入力部にゲートが接続されて、かつ、ソース接地された、第１のＦＥＴと、
   前記第１のＦＥＴにおけるドレーンにソースが接続されて、かつ、交流でゲート接地された、第２のＦＥＴと、
   前記第１のＦＥＴにおけるゲートに第１のバイアス電圧を印加する第１のバイアス部と、
   前記第２のＦＥＴにおけるゲートに第２のバイアス電圧を印加する第２のバイアス部と、
   前記第２のＦＥＴにおけるドレーンに第３のバイアス電圧を印加する第３のバイアス部と、
   前記第１のＦＥＴにおけるドレーンと、前記第２のＦＥＴにおけるソースとの接続点に第４のバイアス電圧を印加する第４のバイアス部と、
   前記第２のＦＥＴにおけるドレーンに接続された信号出力部と
   を具備する
   カスコード回路。
2. 請求項１に記載のカスコード回路において、
   前記第１〜第４のバイアス電圧は、前記第１のＦＥＴがＢ級ないしＡＢ級動作をし、かつ、前記第２のＦＥＴがＡＢ級動作ないしＡ級動作をする組み合わせに設定されている
   カスコード回路。
3. 請求項１または２に記載のカスコード回路において、
   前記第１〜第４のバイアス電圧が、前記第１のＦＥＴにおける三次相互コンダクタンスと、前記第２のＦＥＴにおける三次相互コンダクタンスとが、お互いに逆符号になるように設定されている
   カスコード回路。
4. 信号入力部と、
   前記信号入力部にベースが接続されて、かつ、エミッタ接地された、第１のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタにおけるコレクタにエミッタが接続されて、かつ、交流ベース接地された、第２のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタにおけるベースに第１のバイアス電圧を印加する第１のバイアス部と、
   前記第２のバイポーラトランジスタにおけるベースに第２のバイアス電圧を印加する第２のバイアス部と、
   前記第２のバイポーラトランジスタにおけるコレクタに第３のバイアス電圧を印加する第３のバイアス部と、
   前記第１のバイポーラトランジスタにおけるコレクタと、前記第２のバイポーラトランジスタにおけるエミッタとの接続点に第４のバイアス電圧を印加する第４のバイアス部と、
   前記第２のバイポーラトランジスタにおけるコレクタに接続された信号出力部と
   を具備する
   カスコード回路。
5. 請求項４に記載のカスコード回路において、
   前記第１〜第４のバイアス電圧は、前記第１のバイポーラトランジスタがＢ級ないしＡＢ級動作をし、かつ、前記第２のバイポーラトランジスタがＡＢ級動作ないしＡ級動作をする組み合わせに設定されている
   カスコード回路。
6. 請求項４または５に記載のカスコード回路において、
   前記第１〜第４のバイアス電圧が、前記第１のバイポーラトランジスタにおける三次相互コンダクタンスと、前記第２のバイポーラトランジスタにおける三次相互コンダクタンスとが、お互いに逆符号になるように設定されている
   カスコード回路。
7. 請求項１〜６のいずれかに記載のカスコード回路において、
   前記接続点に接続されて、前記接続点における容量成分を打ち消すインダクタンス成分の回路素子
   をさらに具備する
   カスコード回路。

Images