JPH11205049A - 相補素子を用いる並列プッシュプル増幅器 - Google Patents
相補素子を用いる並列プッシュプル増幅器Info
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- JPH11205049A JPH11205049A JP10245732A JP24573298A JPH11205049A JP H11205049 A JPH11205049 A JP H11205049A JP 10245732 A JP10245732 A JP 10245732A JP 24573298 A JP24573298 A JP 24573298A JP H11205049 A JPH11205049 A JP H11205049A
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3205—Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
Abstract
(57)【要約】
【課題】 高周波で高利得を得るとともに、全体波形を
歪みなしに増幅する高線形性、高効率性を有する相補素
子を用いる並列プッシュプル増幅器を提供することにあ
る。 【解決手段】 入力信号の半波を増幅する能動素子と入
力信号の残り半波を増幅する反能動素子でなった一対の
相補型素子と、前記能動素子と反能動素子の動作点を設
定するための第１、第２バイアス回路とを含んで構成さ
れるものである。
歪みなしに増幅する高線形性、高効率性を有する相補素
子を用いる並列プッシュプル増幅器を提供することにあ
る。 【解決手段】 入力信号の半波を増幅する能動素子と入
力信号の残り半波を増幅する反能動素子でなった一対の
相補型素子と、前記能動素子と反能動素子の動作点を設
定するための第１、第２バイアス回路とを含んで構成さ
れるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、電力増幅器に関す
るもので、特に基本的にソース共通型構造（又はエミッ
タ共通型構造）を有しながらもＢ級又はＡＢ級として動
作して、高周波での高利得を得るとともに、全体波形を
歪みなしに増幅する相補（Complementary)素子を用いる
並列プッシュプル増幅器（Push-pull Amplifier)に関す
るものである。
るもので、特に基本的にソース共通型構造（又はエミッ
タ共通型構造）を有しながらもＢ級又はＡＢ級として動
作して、高周波での高利得を得るとともに、全体波形を
歪みなしに増幅する相補（Complementary)素子を用いる
並列プッシュプル増幅器（Push-pull Amplifier)に関す
るものである。
【０００２】
【従来の技術】一般に、プッシュプル増幅器とは、二つ
の能動素子を対称に接続し、各々の入力端子に、電位が
同じであり位相が１８０°異なる信号電圧を加えると、
能動素子として使用されるトランジスタの特性曲線の非
直線性を互いに補正する方向に動作するので、直線性が
改善され、無歪みの最大出力が増加することによって電
力増幅器として使用される増幅器を称する。
の能動素子を対称に接続し、各々の入力端子に、電位が
同じであり位相が１８０°異なる信号電圧を加えると、
能動素子として使用されるトランジスタの特性曲線の非
直線性を互いに補正する方向に動作するので、直線性が
改善され、無歪みの最大出力が増加することによって電
力増幅器として使用される増幅器を称する。
【０００３】通常、プッシュプル増幅器はその動作点を
カットオフ点（Ｂ級増幅）に置くことになるが、その理
由は電力能率を向上させるためのものである。このよう
なプッシュプル増幅器は低周波数増幅用でソースフォロ
ア（Source Follower)形態に接続して使用することにな
る。一方、高周波数増幅用ではソース共通形態に接続し
た増幅器を使用している。
カットオフ点（Ｂ級増幅）に置くことになるが、その理
由は電力能率を向上させるためのものである。このよう
なプッシュプル増幅器は低周波数増幅用でソースフォロ
ア（Source Follower)形態に接続して使用することにな
る。一方、高周波数増幅用ではソース共通形態に接続し
た増幅器を使用している。
【０００４】前述した特性による一般のソースフォロア
形態のプッシュプル増幅器とソース共通形態の増幅器の
構成例を添付した図１及び図２を参照して説明する。図
１はソースフォロア構造を用いるプッシュプル増幅器の
簡略構成を示し、その動作を見ると、入力側にかかる電
圧が陽の極性を呈する状態で最大信号が入力されると、
ＮＭＯＳトランジスタ（Ｑ１）はターンオン動作し、Ｐ
ＭＯＳトランジスタ（Ｑ２）はターンオフ動作して、出
力側には前記ＮＭＯＳトランジスタ（Ｑ１）のドレーン
端子にかかる駆動電圧である陽電圧（Ｖｄｄ）がかか
る。
形態のプッシュプル増幅器とソース共通形態の増幅器の
構成例を添付した図１及び図２を参照して説明する。図
１はソースフォロア構造を用いるプッシュプル増幅器の
簡略構成を示し、その動作を見ると、入力側にかかる電
圧が陽の極性を呈する状態で最大信号が入力されると、
ＮＭＯＳトランジスタ（Ｑ１）はターンオン動作し、Ｐ
ＭＯＳトランジスタ（Ｑ２）はターンオフ動作して、出
力側には前記ＮＭＯＳトランジスタ（Ｑ１）のドレーン
端子にかかる駆動電圧である陽電圧（Ｖｄｄ）がかか
る。
【０００５】反面、前記入力側にかかる電圧が陰の極性
を呈する状態で信号が入力されると、ＮＭＯＳトランジ
スタ（Ｑ１）はターンオフ動作し、前記ＰＭＯＳトラン
ジスタ（Ｑ２）はターンオン動作し、入力側にかかる電
圧が陰の極性を呈する状態で最小信号がかかる場合、出
力側には前記ＮＭＯＳトランジスタ（Ｑ１）のドレーン
端子にかかる駆動電圧（Ｖｄｄ）がかからなくなり、前
記ＰＭＯＳトランジスタ（Ｑ２）のドレーン端子に連結
された接地電位がかかることになる。
を呈する状態で信号が入力されると、ＮＭＯＳトランジ
スタ（Ｑ１）はターンオフ動作し、前記ＰＭＯＳトラン
ジスタ（Ｑ２）はターンオン動作し、入力側にかかる電
圧が陰の極性を呈する状態で最小信号がかかる場合、出
力側には前記ＮＭＯＳトランジスタ（Ｑ１）のドレーン
端子にかかる駆動電圧（Ｖｄｄ）がかからなくなり、前
記ＰＭＯＳトランジスタ（Ｑ２）のドレーン端子に連結
された接地電位がかかることになる。
【０００６】前述したように動作するソースフォロア構
造を用いるプッシュプル増幅器は出力抵抗が小さく、Ｂ
級又はＡＢ級として使用して効率を極大化し得る利点が
ある。しかし、図１に示すソースフォロア構造を用いる
プッシュプル増幅器の出力電圧スイング範囲は接地電位
から駆動電圧までに限定され、その動作特性上、電圧利
得なしに電流利得のみで電力を増幅すべきであるため、
電力利得を得るに相当な限界を有するので、最大許容利
得（Maximum Available Gain）が小さくて低周波数増幅
用に限定されて使用されることになる。
造を用いるプッシュプル増幅器は出力抵抗が小さく、Ｂ
級又はＡＢ級として使用して効率を極大化し得る利点が
ある。しかし、図１に示すソースフォロア構造を用いる
プッシュプル増幅器の出力電圧スイング範囲は接地電位
から駆動電圧までに限定され、その動作特性上、電圧利
得なしに電流利得のみで電力を増幅すべきであるため、
電力利得を得るに相当な限界を有するので、最大許容利
得（Maximum Available Gain）が小さくて低周波数増幅
用に限定されて使用されることになる。
【０００７】前述したように低周波数用に限定されて使
用されるソースフォロア構造を用いるプッシュプル増幅
器は素子の特性を十分に用いる高周波帯域での使用が適
切でなく、このような問題点のため、高周波帯域では図
２に示す共通ソース方式というソース接地方式を使用し
ている。図２に示す共通ソース方式の場合は、チョーク
（Choke)機能をするインダクタ（Ｌｂ）を使用してバイ
アスを取ったので、出力側のバイアス電圧はＶｄｄ、電
流はＩｄｄである。これに交流信号（ＡＣ）が印加され
ると、インダクタはＲＦ信号に対して開放回路として作
用するので、前記直流信号（ＤＣ）バイアスにＡＣ信号
がそのまま加わり、出力側の電流は０から２Ｉｄｄまで
変化し得、また、出力電圧は０から２Ｖｄｄまで変化し
得るので、大電流を得るに有利である。
用されるソースフォロア構造を用いるプッシュプル増幅
器は素子の特性を十分に用いる高周波帯域での使用が適
切でなく、このような問題点のため、高周波帯域では図
２に示す共通ソース方式というソース接地方式を使用し
ている。図２に示す共通ソース方式の場合は、チョーク
（Choke)機能をするインダクタ（Ｌｂ）を使用してバイ
アスを取ったので、出力側のバイアス電圧はＶｄｄ、電
流はＩｄｄである。これに交流信号（ＡＣ）が印加され
ると、インダクタはＲＦ信号に対して開放回路として作
用するので、前記直流信号（ＤＣ）バイアスにＡＣ信号
がそのまま加わり、出力側の電流は０から２Ｉｄｄまで
変化し得、また、出力電圧は０から２Ｖｄｄまで変化し
得るので、大電流を得るに有利である。
【０００８】しかし、前記共通ソース構造はソースフォ
ロア構造に比べ高周波で大きい利得を得ることができる
利点はあるが、Ｂ級又はＡＢ級として使用した場合、負
荷線が図３のようになるため出力波形が酷く歪む。すな
わち、その構造上、サイン波の半分のみを増幅するため
高調波成分が多く発生し、その結果、線形性に問題を表
すため、高線形性を要求する回路には適用し得ない問題
点があるのである。
ロア構造に比べ高周波で大きい利得を得ることができる
利点はあるが、Ｂ級又はＡＢ級として使用した場合、負
荷線が図３のようになるため出力波形が酷く歪む。すな
わち、その構造上、サイン波の半分のみを増幅するため
高調波成分が多く発生し、その結果、線形性に問題を表
すため、高線形性を要求する回路には適用し得ない問題
点があるのである。
【０００９】したがって、前述したようなソースフォロ
ア構造のプッシュプル型電力増幅器と共通ソース方式の
電力増幅器が有する問題点を解決するため、高周波で大
きい利得を得るとともに全波形を歪みなしに増幅する高
線形性、高効率の電力増幅器に対する研究開発の必要性
が台頭した。
ア構造のプッシュプル型電力増幅器と共通ソース方式の
電力増幅器が有する問題点を解決するため、高周波で大
きい利得を得るとともに全波形を歪みなしに増幅する高
線形性、高効率の電力増幅器に対する研究開発の必要性
が台頭した。
【００１０】
【発明が解決しようとする課題】本発明は、このような
問題点を解決するためのもので、基本的にはソース共通
型構造（又はエミッタ共通型構造）を有しながらもＢ級
又はＡＢ級として動作して、高周波で高利得を得るとと
もに、全体波形を歪みなしに増幅する高線形性、高効率
性を有する相補素子を用いる並列プッシュプル増幅器を
提供することをその目的とする 。
問題点を解決するためのもので、基本的にはソース共通
型構造（又はエミッタ共通型構造）を有しながらもＢ級
又はＡＢ級として動作して、高周波で高利得を得るとと
もに、全体波形を歪みなしに増幅する高線形性、高効率
性を有する相補素子を用いる並列プッシュプル増幅器を
提供することをその目的とする 。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明による相補素子を用いる並列プッシュプル増
幅器は、入力信号の半波を増幅する能動素子と入力信号
の残り半波を増幅する反能動素子でなった一対の相補型
素子と、前記能動素子と反能動素子の動作点を設定する
ための第１、第２バイアス回路とを含んで構成したこと
を特徴とする。
め、本発明による相補素子を用いる並列プッシュプル増
幅器は、入力信号の半波を増幅する能動素子と入力信号
の残り半波を増幅する反能動素子でなった一対の相補型
素子と、前記能動素子と反能動素子の動作点を設定する
ための第１、第２バイアス回路とを含んで構成したこと
を特徴とする。
【００１２】前記能動素子はＮＭＯＳＦＥＴで構成し、
前記反能動素子はＰＭＯＳＦＥＴで構成し、両ゲートを
連結して入力端とし、両ドレーンを連結して出力端とし
て構成することができる。さらに、前記第１バイアス回
路は、供給電圧（Ｖｄｄ）に接続されたインダクタをＮ
ＭＯＳＦＥＴのドレーンに連結し、供給電圧（Ｖｇｎ）
に接続されたインダクタを前記ＮＭＯＳＦＥＴのゲート
に連結し、ＮＭＯＳＦＥＴのソースは接地して構成する
とともに、前記第２バイアス回路は、供給電圧（Ｖｇ
ｐ）に接続されたインダクタをＰＭＯＳＦＥＴのゲート
に連結し、接地連結されたインダクタを前記ＰＭＯＳＦ
ＥＴのドレーンに連結し、ＰＭＯＳＦＥＴのソースに供
給電圧（Ｖｄｄ）を連結して構成することができる。
前記反能動素子はＰＭＯＳＦＥＴで構成し、両ゲートを
連結して入力端とし、両ドレーンを連結して出力端とし
て構成することができる。さらに、前記第１バイアス回
路は、供給電圧（Ｖｄｄ）に接続されたインダクタをＮ
ＭＯＳＦＥＴのドレーンに連結し、供給電圧（Ｖｇｎ）
に接続されたインダクタを前記ＮＭＯＳＦＥＴのゲート
に連結し、ＮＭＯＳＦＥＴのソースは接地して構成する
とともに、前記第２バイアス回路は、供給電圧（Ｖｇ
ｐ）に接続されたインダクタをＰＭＯＳＦＥＴのゲート
に連結し、接地連結されたインダクタを前記ＰＭＯＳＦ
ＥＴのドレーンに連結し、ＰＭＯＳＦＥＴのソースに供
給電圧（Ｖｄｄ）を連結して構成することができる。
【００１３】また、前記能動素子（４１）はｎｐｎ型Ｂ
ＪＴとし、前記反能動素子（４２）はｐｎｐ型ＢＪＴと
し、ソース共通型構造を使用してプッシュプル形態に接
続することができる。
ＪＴとし、前記反能動素子（４２）はｐｎｐ型ＢＪＴと
し、ソース共通型構造を使用してプッシュプル形態に接
続することができる。
【００１４】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。本発明のプッシュプル増幅器の構造
は、図４に示すように、入力信号の半波を増幅する能動
素子（４１）と、前記能動素子（４１）との双対性（Du
ality)を有し、入力信号の残り半波を増幅する反能動素
子（４２）と、前記素子（４１、４２）の動作点を設定
するためのバイアス回路（４３、４４）とを含んで構成
されている。
て詳細に説明する。本発明のプッシュプル増幅器の構造
は、図４に示すように、入力信号の半波を増幅する能動
素子（４１）と、前記能動素子（４１）との双対性（Du
ality)を有し、入力信号の残り半波を増幅する反能動素
子（４２）と、前記素子（４１、４２）の動作点を設定
するためのバイアス回路（４３、４４）とを含んで構成
されている。
【００１５】ここで、前記能動素子（４１）と反能動素
子（４２）とはＭＯＳＦＥＴでのＮＭＯＳとＰＭＯＳ、
ＢＪＴでのｎｐｎとｐｎｐ型のような双対性を有する素
子を意味し、前記能動素子（４１）と反能動素子（４
２）としてＣＭＯＳを用いる場合にはソース共通型構造
を使用してプッシュプル形態に接続され、ＢＪＴを用い
る場合にはエミッタ共通型構造を使用する。
子（４２）とはＭＯＳＦＥＴでのＮＭＯＳとＰＭＯＳ、
ＢＪＴでのｎｐｎとｐｎｐ型のような双対性を有する素
子を意味し、前記能動素子（４１）と反能動素子（４
２）としてＣＭＯＳを用いる場合にはソース共通型構造
を使用してプッシュプル形態に接続され、ＢＪＴを用い
る場合にはエミッタ共通型構造を使用する。
【００１６】このような構造を有する本発明のプッシュ
プル増幅器の動作を説明する。能動素子（４１）はバイ
アス回路（４３）により決められた動作点から入力端子
（Ａ）に入力される信号の半波、つまり位相０°から１
８０°までの信号を増幅し、反能動素子（４２）はバイ
アス回路（４４）により決められた動作点からの入力信
号の残り半波、つまり位相１８０°から３６０°までの
信号を増幅する。
プル増幅器の動作を説明する。能動素子（４１）はバイ
アス回路（４３）により決められた動作点から入力端子
（Ａ）に入力される信号の半波、つまり位相０°から１
８０°までの信号を増幅し、反能動素子（４２）はバイ
アス回路（４４）により決められた動作点からの入力信
号の残り半波、つまり位相１８０°から３６０°までの
信号を増幅する。
【００１７】本発明では、このような能動素子（４１）
と反能動素子（４２）で増幅された二つの信号が出力端
子（Ｂ）で合わせられるので、入力信号のサイン波の全
波を増幅し得ることになるのである。図５は図４の構造
を有する本発明のプッシュプル増幅器の一実施例を示す
もので、ＣＭＯＳを用いてプッシュプル増幅器を具現し
たものである。
と反能動素子（４２）で増幅された二つの信号が出力端
子（Ｂ）で合わせられるので、入力信号のサイン波の全
波を増幅し得ることになるのである。図５は図４の構造
を有する本発明のプッシュプル増幅器の一実施例を示す
もので、ＣＭＯＳを用いてプッシュプル増幅器を具現し
たものである。
【００１８】この増幅器は、能動素子（４１）としてＮ
ＭＯＳ（Ｑ４）を、反能動素子（４２ ）としてＰＭＯ
Ｓ（Ｑ５）を用い、ソース共通型構造を使用してプッシ
ュプル形態に接続したものであり、ＮＭＯＳ（Ｑ４）の
ドレーンは供給電圧（Ｖｄｄ）用端子（Ｇ）に接続され
たインダクタ（Ｌ３）及び出力端子（Ｂ）に接続された
キャパシタ（Ｃ２）の接続点（Ｅ）に接続され、ゲート
は入力端子（Ａ）に接続されたキャパシタ（Ｃ１）及び
供給電圧（Ｖｇｎ）用端子（Ｈ）に接続されたインダク
タ（Ｌ４）の接続点（Ｃ）に接続され、ソースは接地さ
れる。
ＭＯＳ（Ｑ４）を、反能動素子（４２ ）としてＰＭＯ
Ｓ（Ｑ５）を用い、ソース共通型構造を使用してプッシ
ュプル形態に接続したものであり、ＮＭＯＳ（Ｑ４）の
ドレーンは供給電圧（Ｖｄｄ）用端子（Ｇ）に接続され
たインダクタ（Ｌ３）及び出力端子（Ｂ）に接続された
キャパシタ（Ｃ２）の接続点（Ｅ）に接続され、ゲート
は入力端子（Ａ）に接続されたキャパシタ（Ｃ１）及び
供給電圧（Ｖｇｎ）用端子（Ｈ）に接続されたインダク
タ（Ｌ４）の接続点（Ｃ）に接続され、ソースは接地さ
れる。
【００１９】ＰＭＯＳ（Ｑ５）のソースは供給電圧（Ｖ
ｄｄ）用端子（Ｇ）に接続され、ゲートは入力端子
（Ａ）に接続されたキャパシタ（Ｃ３）及び供給電圧
（Ｖｇｐ）用端子（Ｉ）に接続されたインダクタ（Ｌ
５）の接続点（Ｄ）に接続され、ドレーンは接地された
インダクタ（Ｌ６）及び出力端子（Ｂ）に接続されたキ
ャパシタ（Ｃ４）の接続点（Ｆ）に接続される。
ｄｄ）用端子（Ｇ）に接続され、ゲートは入力端子
（Ａ）に接続されたキャパシタ（Ｃ３）及び供給電圧
（Ｖｇｐ）用端子（Ｉ）に接続されたインダクタ（Ｌ
５）の接続点（Ｄ）に接続され、ドレーンは接地された
インダクタ（Ｌ６）及び出力端子（Ｂ）に接続されたキ
ャパシタ（Ｃ４）の接続点（Ｆ）に接続される。
【００２０】このように構成された増幅器は図６のよう
な負荷線を表し、次のように動作する 。能動素子であ
るＮＭＯＳ（Ｑ４）はインダクタ（Ｌ３、Ｌ４）により
バイアスされた動作点から入力端子（Ａ）に入力される
信号の半波、つまり位相０°から１８０°までの信号を
増幅し、反能動素子であるＰＭＯＳ（Ｑ５）はインダク
タ（Ｌ５、Ｌ６）によりバイアスされた動作点からの入
力信号に対して信号の残り半波、つまり位相１８０°か
ら３６０°までの信号を増幅する。
な負荷線を表し、次のように動作する 。能動素子であ
るＮＭＯＳ（Ｑ４）はインダクタ（Ｌ３、Ｌ４）により
バイアスされた動作点から入力端子（Ａ）に入力される
信号の半波、つまり位相０°から１８０°までの信号を
増幅し、反能動素子であるＰＭＯＳ（Ｑ５）はインダク
タ（Ｌ５、Ｌ６）によりバイアスされた動作点からの入
力信号に対して信号の残り半波、つまり位相１８０°か
ら３６０°までの信号を増幅する。
【００２１】したがって、入力信号の全波はＮＭＯＳ
（Ｑ４）とＰＭＯＳ（Ｑ５）でそれぞれ半波ずつ増幅さ
れ出力端子（Ｂ）で合わせられて出力される。ここで、
キャパシタ（Ｃ１〜Ｃ４）はみんなブロッキングキャパ
シタであり、ＤＣに対しては開放回路として作用し、Ａ
Ｃに対しては短絡回路として作用する。また、インダク
タ（Ｌ３〜Ｌ６）はみんなＲＦチョーク（Radio Freque
ncy Choke)であり、ＤＣに対しては短絡として作用し、
ＡＣに対しては開放回路として作用する。
（Ｑ４）とＰＭＯＳ（Ｑ５）でそれぞれ半波ずつ増幅さ
れ出力端子（Ｂ）で合わせられて出力される。ここで、
キャパシタ（Ｃ１〜Ｃ４）はみんなブロッキングキャパ
シタであり、ＤＣに対しては開放回路として作用し、Ａ
Ｃに対しては短絡回路として作用する。また、インダク
タ（Ｌ３〜Ｌ６）はみんなＲＦチョーク（Radio Freque
ncy Choke)であり、ＤＣに対しては短絡として作用し、
ＡＣに対しては開放回路として作用する。
【００２２】このような本発明のプッシュプル増幅器は
従来のソースフォロア構造とソース共通型構造に比べて
次のような利点がある。まず、基本的にソース共通型構
造を採択したので、ソースフォロア構造が有する欠点で
ある高周波数での最大許容利得が十分に大きくなり、出
力電圧スイングも２Ｖｄｄまで可能であるので、最大出
力電力の側面でも２倍以上の利得を得ることができる。
従来のソースフォロア構造とソース共通型構造に比べて
次のような利点がある。まず、基本的にソース共通型構
造を採択したので、ソースフォロア構造が有する欠点で
ある高周波数での最大許容利得が十分に大きくなり、出
力電圧スイングも２Ｖｄｄまで可能であるので、最大出
力電力の側面でも２倍以上の利得を得ることができる。
【００２３】また、ソース共通型構造のＢ級増幅器の場
合には半波のみを増幅するため、出力波形が歪むことを
防ぐことができなくて、線形性に問題を表すが、本発明
の構造においてはサイン波の全波を増幅し得るので、ソ
ース共通型に比べて電力利得の側面で有利であるだけで
なく、出力端での歪みがほとんどない波形を得ることが
できるのである。
合には半波のみを増幅するため、出力波形が歪むことを
防ぐことができなくて、線形性に問題を表すが、本発明
の構造においてはサイン波の全波を増幅し得るので、ソ
ース共通型に比べて電力利得の側面で有利であるだけで
なく、出力端での歪みがほとんどない波形を得ることが
できるのである。
【００２４】
【発明の効果】以上説明したように、本発明の相補素子
を用いる並列プッシュプル増幅器は、現在使用されてい
るソースフォロア構造とソース共通型構造の増幅器の欠
点を補完し、その利点のみを取ることにより、高効率、
高線形性を有し、高周波でも十分な電力利得を得る電力
増幅器であることを可能にする。
を用いる並列プッシュプル増幅器は、現在使用されてい
るソースフォロア構造とソース共通型構造の増幅器の欠
点を補完し、その利点のみを取ることにより、高効率、
高線形性を有し、高周波でも十分な電力利得を得る電力
増幅器であることを可能にする。
【図１】従来のソースフォロア構造を用いるプッシュプ
ル型電力増幅器の回路図である。
ル型電力増幅器の回路図である。
【図２】従来の共通ソース型電力増幅器の回路図であ
る。
る。
【図３】共通ソース型Ｂ級電力増幅器の負荷線を示すグ
ラフである。
ラフである。
【図４】本発明にかかる、相補素子を用いる並列プッシ
ュプル増幅器の概略ブロック構成図である。
ュプル増幅器の概略ブロック構成図である。
【図５】本発明をＣＭＯＳで具現した実施例の概略回路
図である。
図である。
【図６】図５のプッシュプル増幅器の負荷線を示すグラ
フである。
フである。
４１ 能動素子 ４２ 反能動素子 ４３、４４ バイアス回路 Ａ 入力端子 Ｂ 出力端子 Ｃ 接続点 Ｃ１、Ｃ２、Ｃ３、Ｃ４ キャパシタ Ｄ 接続点 Ｅ 接続点 Ｆ 接続点 Ｇ 供給電圧（Ｖｄｄ）用端子 Ｈ 供給電圧（Ｖｇｎ）用端子 Ｉ 供給電圧（Ｖｇｐ）用端子 Ｌ３、Ｌ４、Ｌ５、Ｌ６ インダクタ Ｌｂ インダクタ Ｑ１ ＮＭＯＳトランジスタ Ｑ２ ＰＭＯＳトランジスタ Ｑ４ ＮＭＯＳ Ｑ５ ＰＭＯＳ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム ボンキー 大韓民国，キュンキ−ド 463−010，スン ナム−シ，プンダン−ク，チュンザ−ドン 20
Claims (4)
- 【請求項１】入力信号の半波を増幅する能動素子（４
１）と入力信号の残り半波を増幅する反能動素子（４
２）でなった一対の相補型素子と、 前記能動素子（４１）と反能動素子（４２）の動作点を
設定するための第１、第２バイアス回路（４３、４４）
と、 を含んで構成することを特徴とする、相補素子を用いる
並列プッシュプル増幅器。 - 【請求項２】前記能動素子（４１）はＮＭＯＳＦＥＴ
（Ｑ４）で構成し、前記反能動素子（４２）はＰＭＯＳ
ＦＥＴ（Ｑ５）で構成し、両素子のゲートを連結して入
力端とし、両素子のドレーンを連結して出力端として、
ソース共通型構造を使用してプッシュプル形態に接続し
たことを特徴とする、請求項１に記載の相補素子を用い
る並列プッシュプル増幅器。 - 【請求項３】前記第１バイアス回路（４３）は、供給電
圧（Ｖｄｄ）に接続されたインダクタ（Ｌ３）を前記Ｎ
ＭＯＳＦＥＴ（Ｑ４）のドレーンに連結し、供給電圧
（Ｖｇｎ）に接続されたインダクタ（Ｌ４）を前記ＮＭ
ＯＳＦＥＴ（Ｑ４）のゲートに連結し、前記ＮＭＯＳＦ
ＥＴ（Ｑ４）のソースを接地して構成するとともに、 前記第２バイアス回路（４４）は、供給電圧（Ｖｇｐ）
に接続されたインダクタ（Ｌ５）を前記ＰＭＯＳＦＥＴ
（Ｑ５）のゲートに連結し、接地連結されたインダクタ
（Ｌ６）を前記ＰＭＯＳＦＥＴ（Ｑ５）のドレーンに連
結し、前記ＰＭＯＳＦＥＴ（Ｑ５）のソースに前記供給
電圧（Ｖｄｄ）を連結して構成した、ことを特徴とす
る、請求項２に記載の相補素子を用いる並列プッシュプ
ル増幅器。 - 【請求項４】前記能動素子（４１）はｎｐｎ型ＢＪＴと
し、前記反能動素子（４２）はｐｎｐ型ＢＪＴとし、ソ
ース共通型構造を使用してプッシュプル形態に接続した
ことを特徴とする、請求項１に記載の相補素子を用いる
並列プッシュプル増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970069739A KR100287280B1 (ko) | 1997-12-17 | 1997-12-17 | 보상소자를 이용한 병렬 푸시풀 증폭기 |
| KR1997-69739 | 1997-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205049A true JPH11205049A (ja) | 1999-07-30 |
Family
ID=19527664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10245732A Pending JPH11205049A (ja) | 1997-12-17 | 1998-08-31 | 相補素子を用いる並列プッシュプル増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6087900A (ja) |
| JP (1) | JPH11205049A (ja) |
| KR (1) | KR100287280B1 (ja) |
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1997
- 1997-12-17 KR KR1019970069739A patent/KR100287280B1/ko not_active IP Right Cessation
-
1998
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- 1998-08-31 JP JP10245732A patent/JPH11205049A/ja active Pending
Also Published As
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| US6087900A (en) | 2000-07-11 |
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