KR101565663B1 - 전력 증폭기 - Google Patents

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Abstract

본 발명에 따른 전력 증폭기는, 입력 신호의 전력 레벨을 증폭시키는 증폭부, 상기 증폭부의 입력단과 출력단 사이에 접속되는 부귀환 회로부 및 상기 부귀환 회로부와 상기 증폭부의 입력단 사이에 접속되고, 상기 부귀환 회로부로부터 제공받은 신호를 전치 왜곡시켜 선형화하여 상기 증폭부의 입력단에 제공하는 선형화 회로부를 포함할 수 있다.

Description

전력 증폭기 {POWER AMPLIFIER}
본 발명은 전력 증폭기에 관한 것이다.
현재 무선 송수신 시스템에서 높은 데이터 전송률에 대한 요구가 급증함에 따라 다중 반송파 방식이나 복잡한 디지털 변조 방식을 채택하고 있다. 이는 송수신단을 위한 높은 선형성을 요구하며 그 중에서도 가장 많은 전류를 소모하는 고출력 전력증폭기를 통하여 전송될 때 전력증폭기가 가지고 있는 비선형적인 특성으로 인하여 매우 심각한 신호의 왜곡을 야기시키게 된다. 예를 들면, BPSK 변조 방식에 비해 높은 차원의 QAM(Quadrature Amplitude Modulation)과 같은 변조 방식들이 사용될 경우 전력증폭기의 선형성은 더욱 나빠질 수 있다.
일반적으로 높은 선형성과 높은 효율 사이에는 트레이드 오프 관계 있기 때문에 높은 효율을 가지는 선형 전력 증폭기를 설계하는 것이 중요하다. 선형전력증폭기의 성능을 평가하는 주요지표로는 크게 선형 특성을 만족시키는 지점까지의 최대 출력 전력(최대선형출력)과 최대 효율 및 출력 전력에서 백-오프(back-off) 시킨 지점에서의 효율이 있으므로, 설계시 이들을 고려해야 한다.
왜곡되지 않는 신호를 전송하기 위해 전력 증폭기의 선형성을 향상시키는 연구가 다각도로 진행되고 있으며, 그 중 선형화기(linearizer)를 삽입하여 선형화를 시키는 방법이 널리 이용되고 있다. 특히 전치 왜곡 방식을 이용한 선형화기는 선형화할 전력 증폭기의 비선형적 특성을 조사하여 전력 증폭기의 비선형성과 반대의 특성을 갖는 비선형 회로를 전력증폭기의 입력단에 삽입하는 방법으로 고출력 전력 증폭기의 비선형성을 보완하는데 있어서 효과적이다.
하기의 선행기술문헌인 특허문헌 1은 선형화기를 구비한 전력 증폭기에 관한 것으로, 본 발명은 바이어스 회로의 최초 동작시에 바이어스 회로의 초기 임피던스를 설정하고 이후 입력신호의 신호 레벨에 따라 임피던스를 가변하여 입력신호의 신호 레벨이 낮은 저 레벨영역에서 입력신호의 신호 레벨이 높은 고 레벨영역까지 넓은 입력신호 범위에서 입력신호를 증폭한 출력신호의 선형성을 개선하는 내용이 개시되어 있다.
다만, 본 발명과는 달리, 부귀환 회로부를 포함하는 전력 증폭기에서 선형성을 향상시키기 위해 전치 왜곡 방식을 이용하는 선형화 회로부를 포함하는 내용에 대해서는 개시되어 있지 않다.
한국 공개특허공보 제10-2008-0088224호
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 부귀환 회로를 사용하는 전력 증폭기에서 삽입 손실이 없고 크기가 작은 전치 왜곡 방식의 선형화 회로부를 삽입함으로써 저 출력부터 고 출력까지 선형성을 향상시킬 수 있는 전력 증폭기를 제안한다.
본 발명의 제1 기술적인 측면에 따른 전력 증폭기는, 입력 신호의 전력 레벨을 증폭시키는 증폭부; 상기 증폭부의 입력단과 출력단 사이에 접속되는 부귀환 회로부; 및 상기 부귀환 회로부와 상기 증폭부의 입력단 사이에 접속되고, 상기 부귀환 회로부로부터 제공받은 신호를 전치 왜곡시켜 선형화하여 상기 증폭부의 입력단에 제공하는 선형화 회로부; 를 포함할 수 있다.
또한, 상기 입력 신호의 전력 레벨을 증폭시키는 증폭 트랜지스터; 를 포함하며, 상기 증폭 트랜지스터는 제1단이 접지와 연결되며, 제2단이 구동 전압단과 연결될 수 있다.
또한, 상기 입력 신호의 직류 성분을 블로킹하는 제1 커패시터; 상기 증폭 트랜지스터의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터; 및 상기 증폭 트랜지스터의 제2단과 상기 구동 전압단 사이에 직렬로 연결되는 인덕터; 를 더 포함할 수 있다.
또한, 상기 부귀환 회로부는, 서로 직렬 연결되는 피드백 커패시터 및 피드백 저항을 포함하고, 상기 피드백 커패시터는 상기 증폭 트랜지스터의 출력단에 일단이 연결되고, 상기 피드백 저항에 타단이 연결되며, 상기 피드백 저항은 상기 피드백 커패시터에 일단이 연결되며, 상기 선형화 회로부에 타단이 연결될 수 있다.
또한, 상기 선형화 회로부는, 선형 트랜지스터 및 상기 선형 트랜지스터의 제어단과 직렬로 연결되는 바이어스 저항을 포함하고, 상기 선형 트랜지스터는, 제1단을 통해 상기 증폭부의 입력단에 접속되고, 상기 바이어스 저항을 통해 바이어스 신호를 제공받으며, 제2단을 통해 상기 부귀환 회로부로부터의 신호를 제공받을 수 있다.
또한, 상기 입력 신호가 제공되는 신호 입력단과 상기 증폭부 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및 상기 증폭부와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함하며, 상기 입력 임피던스 정합부는 상기 입력 신호의 직류 성분을 블로킹하는 제1 커패시터를 포함하며, 상기 출력 임피던스 정합부는 상기 증폭 트랜지스터의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터를 포함할 수 있다.
본 발명의 제2 기술적인 측면에 따른 전력 증폭기는, 신호 입력단으로부터 제공된 입력 신호의 전력 레벨을 증폭시키는 제1 증폭 트랜지스터; 상기 제1 증폭 트랜지스터와 캐스 코드 형태로 연결되고, 상기 제1 증폭 트랜지스터의 출력단과 접속되며, 상기 제1 증폭 트랜지스터로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제2 증폭 트랜지스터; 상기 제2 증폭 트랜지스터의 출력단과 상기 제1 증폭 트랜지스터의 입력단 사이에 접속되며, 상기 제1 증폭 트랜지스터의 증폭 대역을 넓히는 부귀환 회로부; 및 상기 부귀환 회로부와 상기 제1 증폭 트랜지스터의 입력단 사이에 접속되고, 바이어스 신호를 인가받아 상기 부귀환 회로부로부터 제공받은 신호를 전치 왜곡시켜 선형화하여 상기 제1 증폭 트랜지스터의 입력단으로 제공하는 선형화 회로부; 를 포함할 수 있다.
또한, 상기 부귀환 회로부는, 서로 직렬 연결되는 피드백 커패시터 및 피드백 저항을 포함하고, 상기 피드백 커패시터는 상기 제2 증폭 트랜지스터의 출력단에 일단이 연결되고, 상기 피드백 저항에 타단이 연결되며, 상기 피드백 저항은 상기 피드백 커패시터에 일단이 연결되며, 상기 선형화 회로부에 타단이 연결될 수 있다.
또한, 상기 선형화 회로부는, 선형 트랜지스터 및 상기 선형 트랜지스터의 제어단과 직렬로 연결되는 바이어스 저항을 포함하고, 상기 선형 트랜지스터는, 제1단을 통해 상기 증폭부의 입력단에 접속되고, 상기 바이어스 저항을 통해 상기 바이어스 신호를 제공받으며, 제2단을 통해 상기 부귀환 회로부로부터의 신호를 제공받을 수 있다.
또한, 상기 입력 신호가 제공되는 신호 입력단과 상기 제1 증폭 트랜지스터 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및 상기 제2 증폭 트랜지스터와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함하며, 상기 입력 임피던스 정합부는 상기 입력 신호의 직류 성분을 블로킹하는 제1 커패시터를 포함하며, 상기 출력 임피던스 정합부는 상기 제2 증폭 트랜지스터의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터를 포함할 수 있다.
본 발명의 제3 기술적인 측면에 따른 전력 증폭기는, 제1 입력 신호의 전력 레벨을 증폭시켜 제1 출력 신호를 제공하는 제1 스위치 회로부와 상기 제1 스위치 회로부의 출력단과 입력단 사이에 접속되는 제1 부귀환 회로부 및 상기 제1 부귀환 회로부의 출력 신호를 전치 왜곡시켜 선형화하는 제1 선형화 회로부를 갖는 제1 증폭부; 및 제2 입력 신호의 전력 레벨을 증폭시켜 제2 출력 신호를 제공하는 제2 스위치 회로부와 상기 제2 스위치 회로부의 출력단과 입력단 사이에 접속되는 제2 부귀환 회로부 및 상기 제2 부귀환 회로부의 출력 신호를 전치 왜곡시켜 선형화하는 제2 선형화 회로부를 갖는 제2 증폭부를 포함하고, 상기 제1 및 제2 스위치 회로부는 차동 구조일 수 있다.
또한, 신호 입력단으로부터 제공되는 입력 신호를 서로 다른 위상을 갖는 상기 제1 및 제2 입력 신호로 변환하는 입력 발룬부; 및 상기 제1 및 제2 출력 신호를 제공받아 출력 신호를 생성하여 신호 출력단으로 제공하는 출력 발룬부; 를 더 포함할 수 있다.
또한, 상기 제1 스위치 회로부는, 상기 제1 입력 신호의 전력 레벨을 증폭시키는 제1 증폭 트랜지스터; 상기 제1 증폭 트랜지스터와 캐스 코드 형태로 연결되고, 상기 제1 증폭 트랜지스터의 출력단과 접속되며, 상기 제1 증폭 트랜지스터로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제2 증폭 트랜지스터; 를 포함하고, 상기 제2 스위치 회로부는, 상기 제2 입력 신호의 전력 레벨을 증폭시키는 제3 증폭 트랜지스터; 상기 제3 증폭 트랜지스터와 캐스 코드 형태로 연결되고, 상기 제3 증폭 트랜지스터의 출력단과 접속되며, 상기 제3 증폭 트랜지스터로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제4 증폭 트랜지스터; 를 포함할 수 있다.
또한, 상기 제1 선형화 회로부는, 제1 선형 트랜지스터 및 상기 제1 선형 트랜지스터의 제어단과 직렬로 연결되는 제1 바이어스 저항을 포함하고, 상기 제1 선형 트랜지스터는, 상기 제1 바이어스 저항을 통해 상기 바이어스 신호를 제공받으며, 상기 제1 선형 트랜지스터의 제2단을 통해 상기 제1 부귀환 회로부로부터의 신호를 제공받고, 상기 제2 선형화 회로부는, 제2 선형 트랜지스터 및 상기 제2 선형 트랜지스터의 제어단과 직렬로 연결되는 제2 바이어스 저항을 포함하고, 상기 제2 선형 트랜지스터는, 상기 제2 바이어스 저항을 통해 상기 바이어스 신호를 제공받으며, 상기 제2 선형 트랜지스터의 제2단을 통해 상기 제2 부귀환 회로부로부터의 신호를 제공받을 수 있다.
본 발명에 따른 전력 증폭기는, 저 출력부터 고 출력까지 선형성을 향상시킬수 있으며, 이에 따라 최대 선형 출력 전력 및 최대 선형 효율을 향상시킬 수 있다. 나아가, 삽입 손실이 없으며, 바이패스 커패시터가 없어도 안정적인 바이어스 인가가 가능하므로 칩의 영역을 개선할 수 있다.
또한, 전반적인 출력 영역에서 이득 손실 없이 선형성을 향상시키고 최대 선형 출력 지점을 향상시킬 뿐만 아니라, 칩의 크기도 최소화하여 생산 단가를 줄일 수 있다.
도1은 종래 기술에 따른 전치 왜곡에 기반한 전력 증폭기를 나타낸 회로도이다.
도2는 도1에 도시한 전력 증폭기의 구성 중 선형화기의 등가 회로도이다.
도3은 도1에 도시한 전력 증폭기의 구성 중 입력 전력에 따른 선형화기의 동작 원리를 설명하기 위한 그래프이다.
도4는 본 발명의 일 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도5a는 도4에 도시한 전력 증폭기를 보다 상세하게 나타낸 회로도이다.
도5b는 도4에 도시한 전력 증폭기의 다른 실시예를 나타낸 회로도이다.
도6은 도5a에 도시한 전력 증폭기의 구성 중 선형화 회로부의 등가 회로도이다.
도7은 도5a에 도시한 전력 증폭기의 구성 중 입력 신호 레벨에 따른 선형화 회로부의 트랜지스터 파형을 나타낸 그래프이다.
도8은 도5a에 도시한 전력 증폭기의 구성 중 입력 신호 레벨에 따른 선형 트랜지스터의 등가 저항값을 나타낸 그래프이다.
도9는 도5a에 도시한 전력 증폭기에 입력 및 출력 임피던스 정합부를 추가한 경우의 회로도이다.
도10은 도9에 도시한 전력 증폭기를 보다 상세하게 나타낸 회로도이다.
도11은 본 발명의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도12는 본 발명의 일 실시예에 따른 전력 증폭기의 선형성 향상을 시뮬레이션한 결과를 나타내는 그래프이다.
도13은 본 발명의 일 실시예에 따른 전력 증폭기의 선형성 향상을 시뮬레이션한 결과를 나타내는 그래프이다.
도1은 종래 기술에 따른 전치 왜곡에 기반한 전력 증폭기를 나타낸 회로도이다.
도1을 참조하면, 종래 기술에 따른 전력 증폭기는 증폭 트랜지스터(10) 및 선형화기(20)를 포함할 수 있다.
상기 선형화기(20)는 상기 증폭 트랜지스터(10)의 입력단에 연결되어 있다.
상기 선형화기(20)는 HEMT2 트랜지스터(21), 상기 HEMT2 트랜지스터(21)와 직렬 연결되는 제1 저항 소자(R1) 및 제1 바이패스 커패시터(C1)를 포함할 수 있다. 또한, 상기 선형화기(20)는 상기 HEMT2 트랜지스터(21)의 일단에 연결되는 제2 저항 소자(R2) 및 제2 바이패스 커패시터(C2)를 더 포함할 수 있다. 상기 HEMT2 트랜지스터(21)는 일 실시예로서 전계 효과 트랜지스터(FET: Field Effect Transistor)일 수 있으며, 이하 HEMT2 트랜지스터(21)의 실시예가 FET인 것을 가정하여 설명하기로 한다.
도2는 도1에 도시한 전력 증폭기의 구성 중 선형화기(20)의 등가 회로도이다.
도2를 참조하면, 상기 HEMT2 트랜지스터(21)의 Cold-mode 동작은 영의 드레인-소스 전압을 가지므로 직류-전류가 흐르지 않아 직류 전력 소모가 없다. 이때, 상기 Cold-mode HEMT 트랜지스터(21)는 가변 드레인-소스 저항(Rds)과 병렬로 연결된 캐패시터(Coff)-저항(Roff)으로 표현될 수 있다.
도3은 도1에 도시한 전력 증폭기의 구성 중 입력 전력에 따른 선형화기(20)의 동작 원리를 설명하기 위한 그래프이다.
도3을 참조하면, 선형화기(20)에 포함되는 상기 HEMT2 트랜지스터(21)의 동작을 설명하면, 저 입력 전력 모드에서의 동부하선(Dynamic load line)은 직류-직류 전압 곡선의 선형 영역을 따라서 흔들리게 된다. 이 선형 영역에서 직류-직류 전압 곡선의 기울기는 일정하고, 선형화기(20)는 일정한 저항을 가질 수 있다.
한편, 고 입력 모드에서는 상기 HEMT2 트랜지스터(21) 드레인의 신호가 크게 흔들리므로 Dynamic load line의 스윙 영역은 비선형(포화)영역까지 확장 된다. 이러한 dynamic load line은 소자의 무릎 전압(knee voltage)과 최대 드레인-소스 전류에 의해 제한되고, 그것은 저항(Rds)을 증가시키는 결과를 가져온다.
이때, 입력 전력에 따른 선형화기(20)의 저항 증가는 고 입력 전력에서 선형화기(20)의 이득 확장 특성을 만들어낼 수 있으며, 이로써 증폭 트랜지스터(10)의 증폭 이득 압축 특성을 개선할 수 있다.
다만, 저주파에서 구현되는 경우, 증폭 트랜지스터(10)에 안정적인 바이어스를 공급해주기 위해 바이패스 커패시터의 커패시턴스는 충분히 커야하며, 이는 칩(chip)의 크기를 상당히 증가시킬 수 있는 문제가 있다. 또한, 선형화기(20)와 상기 증폭 트랜지스터(10)의 입력단으로 바라보는 임피던스 관계에 따라 병렬로 연결되는 선형화기(20)에 포함되는 HEMT2 트랜지스터(21)로 신호가 흐를 수 있어, 선형화기(20)에 삽입 손실이 발생하여 전력 증폭기의 전력 이득을 감소시킬 뿐만 아니라, 이득 감소로 인한 효율 감소도 가져올 수 있다.
도4는 본 발명의 일 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도4를 참조하면, 본 발명에 따른 전력 증폭기는, 증폭부(100), 부귀환 회로부(200) 및 선형화 회로부(300)를 포함할 수 있다.
상기 증폭부(100)는 구동 전압단(VDD)과 접지 사이에 연결될 수 있으며, 신호 입력단(IN)으로부터 제공되는 입력 신호의 전력 레벨을 사전에 설정된 이득만큼 증폭시킬 수 있으며, 증폭된 입력 신호를 신호 출력단(OUT)으로 제공할 수 있다.
상기 부귀환 회로부(200)는 상기 증폭부(100)의 입력단과 출력단 사이에 접속될 수 있다. 또한, 상기 선형화 회로부(300)는 상기 부귀환 회로부(200)와 상기 증폭부(100)의 입력단 사이에서 접속될 수 있다.
이때, 상기 선형화 회로부(300)는 상기 부귀환 회로부(200)로부터 제공받은 신호를 전치 왜곡시켜 선형화시킬 수 있으며, 상기 증폭부(100)의 입력단으로 제공할 수 있다.
한편, 본 발명의 일 실시예에 따른 전력 증폭기는 상기 신호 출력단(OUT)과 구동 전압단(VDD) 사이에 접속되는 제1 인덕터(L1)를 더 포함할 수 있다. 상기 제1 인덕터(L1)는 상기 구동 전압단(VDD)으로부터 제공되는 구동 전압의 교류 성분을 감소시킬 수 있다.
도5a는 도4에 도시한 전력 증폭기를 보다 상세하게 나타낸 회로도이다.
도5a를 참조하면, 증폭부(100)는 입력 신호의 전력 레벨을 사전에 설정된 이득으로 증폭시키는 증폭 트랜지스터(M1)를 포함할 수 있다.
한편, 상기 증폭 트랜지스터(M1)의 일 실시예는 MOSFET일 수 있으며, 이에 따라 소스가 접지와 연결될 수 있으며 드레인이 구동 전압단(VDD)과 연결될 수 있다.
상기 부귀환 회로부(200)는 서로 직렬 연결되는 피드백 커패시터(C1) 및 피드백 저항(R1)을 포함할 수 있다. 상기 피드백 커패시터(C1)는 상기 증폭 트랜지스터(M1)의 출력단에 일단이 연결되며, 상기 피드백 저항(R1)에 타단이 연결될 수 있다. 또한, 상기 피드백 저항(R1)은 일단이 상기 피드백 커패시터(C1)에 연결될 수 있으며, 타단이 상기 선형화 회로부(300)에 연결될 수 있다.
이와 같은 상기 부귀환 회로부(200)는, 증폭 트랜지스터(M1)의 증폭 이득을 낮추는 대신 증폭 대역을 넓힐 수 있으며, 안정성 향상을 위한 R-C 부귀환 기능을 수행할 수 있고, 이로부터 선형성을 향상시킬 수 있다.
상기 선형화 회로부(300)는 선형 트랜지스터(MF) 및 상기 선형 트랜지스터(MF)의 제어단과 직렬로 연결되는 바이어스 저항(RF)을 포함할 수 있다. 상기 선형 트랜지스터(MF)는 소스를 통해 상기 증폭부의 입력단에 접속되고, 상기 바이어스 저항(RF)을 통해 바이어스 신호를 제공받을 수 있으며, 드레인을 통해 상기 부귀환 회로부(200)로부터의 출력 신호를 제공받을 수 있다.
상기 선형화 회로부(300)는 상술한 종래 기술을 보완하여 삽입 손실이 없고 상대적을 크기가 작은 전치 왜곡 방식의 선형화기로 동작할 수 있다. 본 선형화 회로부(300)의 동작은 도6 및 도7을 참조하여 후술하기로 한다.
한편, 본 발명에 따른 전력 증폭기는, 신호 입력단(IN)으로부터 제공되는 입력 신호의 직류 성분을 블로킹하는 제1 커패시터(C2), 상기 증폭 트랜지스터(M1)의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터(C3)를 더 포함할 수 있다.
도5b는 도4에 도시한 전력 증폭기의 다른 실시예를 나타낸 회로도이다.
도5b를 참조하면, 본 발명에 따른 전력 증폭기의 부귀환 회로부(200)는 피드백 커패시터(C1)를 포함할 수 있다. 즉, 도5a에 도시한 전력 증폭기와는 달리, 도5b에 도시한 전력 증폭기의 부귀환 회로부(200)는 피드백 저항(R1) 없이, 상기 피드백 커패시터(C1)만으로도 구성할 수 있다.
이는, 선형 트랜지스터(MF)의 등가 저항 RF가 피드백 저항(R1)을 대체할 수 있기 때문이다. 따라서, 본 발명의 다른 실시예에 따른 전력 증폭기의 구성 중 선형 트랜지스터(MF)는 도5a에 도시된 전력 증폭기의 피드백 저항(R1) 역할도 수행할 수 있다.
도6은 도5a에 도시한 전력 증폭기의 구성 중 선형화 회로부(300)의 등가 회로도이다.
도7은 도5a에 도시한 전력 증폭기의 구성 중 입력 신호 레벨에 따른 선형화 회로부의 트랜지스터 파형을 나타낸 그래프이다.
도6 및 도7을 참조하면, 본 발명에 따른 전력 증폭기의 구성 중 선형화 회로부(300)는 상술한 바와 같이 상기 부귀환 회로부(200)에 추가적으로 서로 직렬로 연결한 선형 트랜지스터(MF) 및 바이어스 저항(RF)로 구성될 수 있다.
한편, 증폭 트랜지스터(M1)는 게이트 전압과 드레인 전압이 반대되는 위상을 가지게 되고, 이에 따라 선형 트랜지스터(MF)의 소스 전압과 드레인 전압 역시 서로 반대되는 위상을 가진다는 것을 알 수 있다.
이때, 입력 신호의 레벨이 저 전력인 경우에서 선형 트랜지스터(MF)는 턴 온(Vgs>Vth) 상태의 선형 영역(Vgd>Vth)에서 동작하도록 바이어스 되므로, 일정한 저항 값을 가지게 된다.
반면에, 입력 신호의 레벨이 고 전력인 경우는, 도7을 참조할 때, 첫 반주기 동안은 선형 트랜지스터(MF)의 드레인이 크게 스윙(swing)함에 따라 선형 트랜지스터(MF)의 게이트-드레인 전압(Vgd)이 문턱 전압(Vth)보다 작아지는 영역까지 확장될 수 있다. 이는 곧 선형 트랜지스터(MF)가 포화(비선형, saturation)영역으로 들어가게 되는 것을 의미한다. 즉, 선형 트랜지스터(MF)의 드레인-소스 전류량은 제한되고 저항을 증가시키는 결과를 가져올 수 있다.
다음 반주기 동안은 선형 트랜지스터(MF)의 소스가 크게 스윙(swing)함에 따라 선형 트랜지스터(MF)의 게이트-소스 전압(Vgs)가 문턱 전압(Vth)보다 작아지는 영역까지 확장될 수 있다. 이는 곧, 선형 트랜지스터(MF)가 턴 오프(turn off) 영역으로 들어가게 됨을 의미한다. 이때, 선형 트랜지스터(MF)의 드레인-소스 전류량은 제한되고 저항을 증가시키는 결과를 가져올 수 있다.
즉, 종래 기술에 따른 전력 증폭기는 도1에서 상술한 바와 같이, 입력 신호의 레벨이 고 전력인 경우, 선형화기(20)에 포함되는 HEMT2 트랜지스터(21)의 드레인 혹은 소스 중 한 노드에서만 스윙이 크게 흔들려서 저항값의 증가를 가져오지만, 본 발명에 따른 전력 증폭기는 입력 신호의 레벨이 고 전력인 경우, 선형 트랜지스터(MF)의 드레인과 소스 노드 모두 스윙이 크게 흔들리게 되어 종래 기술보다 더 큰 저항값의 증가를 기대할 수 있다.
한편, 부귀환 회로부(200)를 포함하는 전력 증폭기에서는 저항값이 증가할수록 피드백되는 양이 줄어들어 전력 증폭기의 전력 이득이 증가하게 된다. 즉, 이에 따르면, 입력 전력 레벨이 증가할 때 선형 트랜지스터(MF)의 바이어스 저항(RF)의 증가는 이득 확장 특성을 만들어내어 전력 증폭기의 이득 압축 특성을 개선할 수 있다.
도8은 도5a에 도시한 전력 증폭기의 구성 중 입력 신호 레벨에 따른 선형 트랜지스터(MF)의 등가 저항을 나타낸 그래프이다.
도8을 참조하면, 신호 입력단(IN)으로부터 제공되는 입력 신호의 전력 레벨이 증가할 때, 선형화 회로부(300)에 포함되는 선형 트랜지스터(MF)의 등가 저항값이 증가하는 것을 확인할 수 있다. 이를 통해, 이득 확장 특성을 야기시켜, 본 발명에 따른 전력 증폭기의 이득 압축 특성을 개선할 수 있다.
또한, 도1을 참조하면, 종래 기술에 따른 전력 증폭기는, 선형화기(20)를 통해 증폭 트랜지스터(10)의 게이트에 바이어스를 인가하였으므로, 바이어스를 안정적으로 공급하기 위해서는 적어도 2개의 제1 및 제2 바이패스 커패시터(C1, C2)가 별도로 필요한 구성이다. 또한, 선형화기(20)와 상기 증폭 트랜지스터(10)의 입력단으로 바라보는 임피던스 관계에 따라 병렬로 연결되는 선형화기(20)에 포함되는 HEMT2 트랜지스터(21)로 신호가 흐를 수 있어, 선형화기(20)에 삽입 손실이 발생하여 전력 증폭기의 전력 이득을 감소시킬 뿐만 아니라, 이득 감소로 인한 효율 감소도 가져올 수 있다.
다시 도5a를 참조하면, 본 발명에 따른 전력 증폭기는 증폭 트랜지스터(M1)의 게이트에 바이어스를 저항을 이용하여 직접 인가하는 구조이므로, 별도의 바이패스 커패시터가 필요하지 않다. 이는 곧 선형화 회로부(300)의 크기를 줄일 수 있으며, 또한 이로부터 칩(chip)의 크기 감소를 가져올 수 있다.
또한, 본 발명에 따른 전력 증폭기는 안정성과 대역폭을 향상시킬 수 있는 부귀환 회로부(200)의 신호 경로에 선형화 회로부(300)를 삽입함으로써, 신호가 누설되지 않을 수 있고, 따라서 전력 이득의 손실을 없앨 뿐만 아니라 이로 인한 효율 감소도 막을 수 있다.
도9는 도5a에 도시한 전력 증폭기에 입력 및 출력 임피던스 정합부를 추가한 경우의 회로도이다.
도9를 참조하면, 본 발명에 따른 전력 증폭기는, 상기 입력 신호가 제공되는 신호 입력단(IN)과 상기 증폭부(100) 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부(400) 및 상기 증폭부(100)와 증폭된 신호가 출력되는 신호 출력단(OUT) 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부(500)를 더 포함할 수 있다.
한편, 상기 입력 임피던스 정합부(400)는 신호 입력단(IN)으로부터 제공되는 입력 신호의 직류 성분을 블로킹하는 제1 커패시터(C2)를 포함할 수 있으며, 상기 출력 임피던스 정합부(500)는 상기 증폭 트랜지스터(M1)의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터(C3)를 더 포함할 수 있다.
도10은 도9에 도시한 전력 증폭기를 보다 상세하게 나타낸 회로도이다.
도10을 참조하면, 본 발명의 다른 실시예에 따른 전력 증폭기는, 제1 증폭 트랜지스터(M1), 제2 증폭 트랜지스터(M2), 부귀환 회로부(200) 및 선형화 회로부(300)를 포함할 수 있다. 이하에서는, 상술한 내용과 동일한 기능을 갖는
상기 제1 증폭 트랜지스터(M1)는 신호 입력단(IN)으로부터 제공된 입력 신호의 전력 레벨을 사전에 설정된 이득으로 증폭시켜 상기 제2 증폭 트랜지스터(M2)로 제공할 수 있다.
상기 제2 증폭 트랜지스터(M2)는 상기 제1 증폭 트랜지스터(M1)와 캐스 코드 형태로 연결될 수 있으며, 상기 제1 증폭 트랜지스터(M1)로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단(OUT)으로 제공할 수 있다. 상기 제2 증폭 트랜지스터(M2)는 게이트단에서의 신호 입력과 출력의 위상은 같으므로, 본 발명에 따른 캐스 코드 형태의 전력 증폭기의 입력과 출력의 위상은 도5a에 도시한 전력 증폭기와 동일하다. 이는 곧, 캐스 코드 형태의 전력 증폭기에 적용되는 선형화 회로부(300)를 통한 선형성 향상이 유효하다는 것을 의미한다.
또한, 본 발명의 다른 실시예에 따른 전력 증폭기는, 상기 제1 및 제2 증폭 트랜지스터(M1, M2)를 캐스 코드 형태로 구성함으로써, 대역폭을 향상시킬 수 있고, 입력과 출력간의 격리도를 증가시킬 수 있다.
도11은 본 발명의 다른 실시예에 따른 전력 증폭기를 나타낸 블록도이다.
도11을 참조하면, 본 발명의 다른 실시예에 따른 전력 증폭기는, 제1 증폭부(600) 및 제2 증폭부(700)를 포함할 수 있다.
상기 제1 및 제2 증폭부(600, 700)는 서로 차동 구조일 수 있다.
상기 제1 증폭부(600)는, 제1 입력 신호의 전력 레벨을 증폭시켜 제1 출력 신호를 제공하는 제1 스위치 회로부(610), 상기 제1 스위치 회로부(610)의 출력단과 입력단 사이에 접속되는 제1 부귀환 회로부(210) 및 상기 제1 부귀환 회로부(210)의 출력 신호를 전치 왜곡시켜 선형화하는 제1 선형화 회로부(310)를 포함할 수 있다.
이때, 상기 제1 스위치 회로부(610)는, 상기 제1 입력 신호의 전력 레벨을 증폭시키는 제1 증폭 트랜지스터(M1), 상기 제1 증폭 트랜지스터(M1)와 캐스 코드 형태로 연결되고, 상기 제1 증폭 트랜지스터의 출력단과 접속되며, 상기 제1 증폭 트랜지스터로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제2 증폭 트랜지스터(M2)를 포함할 수 있다.
한편, 상기 제1 선형화 회로부(310)는, 제1 선형 트랜지스터(MF1) 및 상기 제1 선형 트랜지스터(MF1)의 제어단과 직렬로 연결되는 제1 바이어스 저항(RF1)을 포함할 수 있다.
이때, 상기 제1 선형 트랜지스터(MF1)는, 상기 제1 바이어스 저항(RF1)을 통해 상기 바이어스 신호를 제공받으며, 상기 제1 선형 트랜지스터(MF1)의 드레인을 통해 상기 제1 부귀환 회로부(210)로부터의 신호를 제공받을 수 있다.
상기 제2 증폭부(700)는 제2 입력 신호의 전력 레벨을 증폭시켜 제2 출력 신호를 제공하는 제2 스위치 회로부(710), 상기 제2 스위치 회로부(710)의 출력단과 입력단 사이에 접속되는 제2 부귀환 회로부(220) 및 상기 제2 부귀환 회로부의 출력 신호를 전치 왜곡시켜 선형화하는 제2 선형화 회로부를 갖는 제2 증폭부(320)를 포함할 수 있다.
상기 제2 스위치 회로부(700)는, 상기 제2 입력 신호의 전력 레벨을 증폭시키는 제3 증폭 트랜지스터(M3), 상기 제3 증폭 트랜지스터(M3)와 캐스 코드 형태로 연결되고, 상기 제3 증폭 트랜지스터(M3)의 출력단과 접속되며, 상기 제3 증폭 트랜지스터(M3)로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제4 증폭 트랜지스터(M4)를 포함할 수 있다.
상기 제2 선형화 회로부(320)는, 제2 선형 트랜지스터(MF2) 및 상기 제2 선형 트랜지스터의 제어단과 직렬로 연결되는 제2 바이어스 저항(RF2)을 포함할 수 있다.
이때, 상기 제2 선형 트랜지스터(MF2)는, 상기 제2 바이어스 저항(RF2)을 통해 상기 바이어스 신호를 제공받으며, 상기 제2 선형 트랜지스터(MF2)의 드레인을 통해 상기 제2 부귀환 회로부(220)로부터의 신호를 제공받을 수 있다.
또한, 본 발명의 다른 실시예에 따른 전력 증폭기는 신호 입력단으로부터 제공되는 입력 신호를 서로 다른 위상을 갖는 상기 제1 및 제2 입력 신호로 변환하는 입력 발룬부 및 상기 제1 및 제2 출력 신호를 제공받아 출력 신호를 생성하여 신호 출력단으로 제공하는 출력 발룬부를 더 포함할 수 있다.
즉, 본 발명의 다른 실시예에 따른 전력 증폭기는, 제1 및 제2 증폭부가 서로 차동 구조로 형성됨으로써, 본드 와이어 인덕턴스에 의한 전력 이득 감소를 방지할 수 있다. 또한, 제1 및 제2 선형화 회로부(310, 320)의 크기가 상대적으로 작기 때문에, 전체적인 칩 크기에 영향을 주지 않을 수 있다.
도12는 도11에 도시한 전력 증폭기의 선형성 향상을 시뮬레이션한(1tone) 결과를 나타내는 그래프이다. 이때, 점선은 종래 기술에 따른 전력 증폭기이며, 실선은 본 발명에 따른 차동 구조의 전력 증폭기이다.
즉, 도12은 도10에서 도시한 차동 구조의 전력 증폭기를 이용하여 선형성 향상의 효과를 종래 기술에 따른 전력 증폭기와 비교하여 시뮬레이션(1tone test)을 수행한 결과를 나타내고 있다.
종래 기술에 따른 전력 증폭기를 구성할 경우 안정성을 확보할 수 있지만, 이득 압축이 일어나는 현상이 빨리 나타나게 되고 이는 선형성을 나쁘게 하는 요인이 된다.
이에 반해 본 발명에 따른 차동 구조의 전력 증폭기에서는 고 출력 전력까지 이득 변화가 거의 없으며 P1dB를 만족하는 선형 출력 전력이 23.3dBm 으로 종전 회로에 비해 약 2.5dB 증가하였으며, 이때의 효율 또한 24.2%에서 34.5%로 10.3% 증가하는 것을 알 수 있다. 또한, 고 출력 전력에서 이득의 향상으로 인해 최대 효율도 36.7%에서 39%로 2.3% 증가하는 것을 알 수 있다.
나아가, 삽입 손실이 없기 때문에 종래 기술에 따른 전력증폭기와 비슷한 전력 이득을 가지는 것을 확인할 수 있다.
도13은 도11에 도시한 전력 증폭기의 선형성 향상을 시뮬레이션한(2tone) 결과를 나타내는 그래프이다. 이때, 점선은 종래 기술에 따른 전력 증폭기이며, 실선은 본 발명에 따른 차동 구조의 전력 증폭기이다.
즉, 도13은 도10에서 도시한 차동 구조의 전력 증폭기를 이용하여 선형성 향상의 효과를 종래 기술에 따른 전력 증폭기와 비교하여 시뮬레이션(2tone test)을 수행한 결과를 나타내고 있다.
도13에 따르면, 본 발명에 따른 차동 구조의 전력 증폭기는 저 전력 지점부터 고 저전력 부분까지 모두 우수한 IMD(Intermodulation Distortion, 혼변조 왜곡)3 성능을 나타내고 있다. IMD3 < -40dBc 를 만족하는 선형 출력 전력이 18dBm으로 종전 회로의 선형 출력이 12.5dBm 인 것에 비해 약 5.5dB 증가한 것을 알 수 있다.
한편, 도12 및 도13을 참조하면, 본 발명에 따른 차동 구조의 전력 증폭기는 선형성 증가로 인한 효율의 감소는 보이지 않는다. 이는, 제1 및 제2 선형화 회로부(310, 320)가 추가적인 전류를 소모하지 않기 때문이다.
이처럼, 본 발명에 따른 전력 증폭기는, 전반적인 출력 전력 영역에서 이득 손실 없이 선형성을 향상시키고 최대 선형 출력 지점을 향상시킬 뿐만 아니라, 칩의 크기도 최소화하여 생산단가를 줄일 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 증폭부
110: 제1 증폭 트랜지스터
120: 제2 증폭 트랜지스터
200: 부귀환 회로부
300: 선형화 회로부
400: 입력 임피던스 정합부
500: 출력 임피던스 정합부
600: 제1 증폭부
700: 제2 증폭부

Claims (14)

  1. 입력 신호의 전력 레벨을 증폭시키는 증폭부;
    상기 증폭부의 입력단과 출력단 사이에 접속되는 부귀환 회로부; 및
    상기 부귀환 회로부와 상기 증폭부의 입력단 사이에 접속되고, 상기 부귀환 회로부로부터 제공받은 신호를 전치 왜곡시켜 선형화하여 상기 증폭부의 입력단에 제공하는 선형화 회로부; 를 포함하고,
    상기 선형화 회로부는,
    상기 증폭부의 입력단에 접속된 제1단과, 상기 부귀환 회로부에 접속된 제2단과, 바이어스 신호의 단자에 접속된 제어단을 갖는 선형 트랜지스터; 및
    상기 선형 트랜지스터의 제어단과 상기 바이어스 신호의 단자 사이에 연결되는 바이어스 저항; 을 포함하고,
    상기 선형 트랜지스터는 상기 입력신호 및 바이어스 신호의 전압 레벨차에 따라 선형영역 또는 비선형영역으로 동작하여 선형성을 개선하는 전력 증폭기.
  2. 제1항에 있어서, 상기 증폭부는,
    상기 입력 신호의 전력 레벨을 증폭시키는 증폭 트랜지스터; 를 포함하며,
    상기 증폭 트랜지스터는 제1단이 접지와 연결되며, 제2단이 구동 전압단과 연결되는 전력 증폭기.
  3. 제2항에 있어서,
    상기 입력 신호의 직류 성분을 블로킹하는 제1 커패시터;
    상기 증폭 트랜지스터의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터; 및
    상기 증폭 트랜지스터의 제2단과 상기 구동 전압단 사이에 직렬로 연결되는 인덕터; 를 더 포함하는 전력 증폭기.
  4. 제2항에 있어서, 상기 부귀환 회로부는,
    서로 직렬 연결되는 피드백 커패시터 및 피드백 저항을 포함하고,
    상기 피드백 커패시터는 상기 증폭 트랜지스터의 출력단에 일단이 연결되고, 상기 피드백 저항에 타단이 연결되며,
    상기 피드백 저항은 상기 피드백 커패시터에 일단이 연결되며, 상기 선형화 회로부에 타단이 연결되는 전력 증폭기.
  5. 삭제
  6. 제1항에 있어서,
    상기 입력 신호가 제공되는 신호 입력단과 상기 증폭부 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및
    상기 증폭부와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함하며,
    상기 입력 임피던스 정합부는 상기 입력 신호의 직류 성분을 블로킹하는 제1 커패시터를 포함하며,
    상기 출력 임피던스 정합부는 상기 증폭 트랜지스터의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터를 포함하는 전력 증폭기.
  7. 신호 입력단으로부터 제공된 입력 신호의 전력 레벨을 증폭시키는 제1 증폭 트랜지스터;
    상기 제1 증폭 트랜지스터와 캐스 코드 형태로 연결되고, 상기 제1 증폭 트랜지스터의 출력단과 접속되며, 상기 제1 증폭 트랜지스터로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제2 증폭 트랜지스터;
    상기 제2 증폭 트랜지스터의 출력단과 상기 제1 증폭 트랜지스터의 입력단 사이에 접속되며, 상기 제1 증폭 트랜지스터의 증폭 대역을 넓히는 부귀환 회로부; 및
    상기 부귀환 회로부와 상기 제1 증폭 트랜지스터의 입력단 사이에 접속되고, 바이어스 신호를 인가받아 상기 부귀환 회로부로부터 제공받은 신호를 전치 왜곡시켜 선형화하여 상기 제1 증폭 트랜지스터의 입력단으로 제공하는 선형화 회로부; 를 포함하고,
    상기 선형화 회로부는,
    상기 제1 증폭 트랜지스터의 입력단에 접속된 제1단과, 상기 부귀환 회로부에 접속된 제2단과, 바이어스 신호의 단자에 접속된 제어단을 갖는 선형 트랜지스터; 및
    상기 선형 트랜지스터의 제어단과 상기 바이어스 신호의 단자 사이에 연결되는 바이어스 저항; 을 포함하고,
    상기 선형 트랜지스터는 상기 입력신호 및 바이어스 신호의 전압 레벨차에 따라 선형영역 또는 비선형영역으로 동작하여 선형성을 개선하는 전력 증폭기.
  8. 제7항에 있어서, 상기 부귀환 회로부는,
    서로 직렬 연결되는 피드백 커패시터 및 피드백 저항을 포함하고,
    상기 피드백 커패시터는 상기 제2 증폭 트랜지스터의 출력단에 일단이 연결되고, 상기 피드백 저항에 타단이 연결되며,
    상기 피드백 저항은 상기 피드백 커패시터에 일단이 연결되며, 상기 선형화 회로부에 타단이 연결되는 전력 증폭기.
  9. 삭제
  10. 제7항에 있어서,
    상기 입력 신호가 제공되는 신호 입력단과 상기 제1 증폭 트랜지스터 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 입력 임피던스 정합부; 및
    상기 제2 증폭 트랜지스터와 증폭된 신호가 출력되는 신호 출력단 간의 신호 전달 경로를 사전에 설정된 임피던스로 정합하는 출력 임피던스 정합부; 를 더 포함하며,
    상기 입력 임피던스 정합부는 상기 입력 신호의 직류 성분을 블로킹하는 제1 커패시터를 포함하며,
    상기 출력 임피던스 정합부는 상기 제2 증폭 트랜지스터의 출력 신호의 직류 성분을 블로킹하는 제2 커패시터를 포함하는 전력 증폭기.
  11. 제1 입력 신호의 전력 레벨을 증폭시켜 제1 출력 신호를 제공하는 제1 스위치 회로부와 상기 제1 스위치 회로부의 출력단과 입력단 사이에 접속되는 제1 부귀환 회로부 및 상기 제1 부귀환 회로부의 출력 신호를 전치 왜곡시켜 선형화하는 제1 선형화 회로부를 갖는 제1 증폭부;
    제2 입력 신호의 전력 레벨을 증폭시켜 제2 출력 신호를 제공하는 제2 스위치 회로부와 상기 제2 스위치 회로부의 출력단과 입력단 사이에 접속되는 제2 부귀환 회로부 및 상기 제2 부귀환 회로부의 출력 신호를 전치 왜곡시켜 선형화하는 제2 선형화 회로부를 갖는 제2 증폭부;
    신호 입력단으로부터 제공되는 입력 신호를 서로 다른 위상을 갖는 상기 제1 및 제2 입력 신호로 변환하는 입력 발룬부; 및
    상기 제1 및 제2 출력 신호를 제공받아 출력 신호를 생성하여 신호 출력단으로 제공하는 출력 발룬부; 를 포함하고,
    상기 제1 및 제2 스위치 회로부는 차동 구조인 전력 증폭기.
  12. 삭제
  13. 제11항에 있어서, 상기 제1 스위치 회로부는,
    상기 제1 입력 신호의 전력 레벨을 증폭시키는 제1 증폭 트랜지스터;
    상기 제1 증폭 트랜지스터와 캐스 코드 형태로 연결되고, 상기 제1 증폭 트랜지스터의 출력단과 접속되며, 상기 제1 증폭 트랜지스터로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제2 증폭 트랜지스터; 를 포함하고,
    상기 제2 스위치 회로부는,
    상기 제2 입력 신호의 전력 레벨을 증폭시키는 제3 증폭 트랜지스터;
    상기 제3 증폭 트랜지스터와 캐스 코드 형태로 연결되고, 상기 제3 증폭 트랜지스터의 출력단과 접속되며, 상기 제3 증폭 트랜지스터로부터의 출력 신호를 사전에 설정된 이득만큼 증폭시켜 신호 출력단으로 제공하는 제4 증폭 트랜지스터; 를 포함하는 전력 증폭기.
  14. 제11항에 있어서, 상기 제1 선형화 회로부는,
    제1 선형 트랜지스터 및 상기 제1 선형 트랜지스터의 제어단과 직렬로 연결되는 제1 바이어스 저항을 포함하고, 상기 제1 선형 트랜지스터는, 상기 제1 바이어스 저항을 통해 바이어스 신호를 제공받으며, 상기 제1 선형 트랜지스터의 제2단을 통해 상기 제1 부귀환 회로부로부터의 신호를 제공받고,
    상기 제2 선형화 회로부는,
    제2 선형 트랜지스터 및 상기 제2 선형 트랜지스터의 제어단과 직렬로 연결되는 제2 바이어스 저항을 포함하고, 상기 제2 선형 트랜지스터는, 상기 제2 바이어스 저항을 통해 상기 바이어스 신호를 제공받으며, 상기 제2 선형 트랜지스터의 제2단을 통해 상기 제2 부귀환 회로부로부터의 신호를 제공받는 전력 증폭기.
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