JP2003258200A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高濃度化されたウエル領域に形成されるＥＳ
Ｄ保護トランジスタのＴＬＰ特性を改善して、ＥＳＤ保
護性能を確保することができるＥＳＤ保護用トランジス
タを有するＩＣを提供すること。 【解決手段】 ＧＧ型ＮＭＯＳトランジスタのドレイン
領域と基板コンタクト領域との間に形成される絶縁用溝
を、そのドレイン領域などが形成されるＰ型ウエルの厚
みより深くし、Ｐ型基板に達するように構成する。これ
により、ＧＧＭＯＳトランジスタの寄生ＢＪＴを動作し
易くして、ＥＳＤ保護性能を向上する。
Ｄ保護トランジスタのＴＬＰ特性を改善して、ＥＳＤ保
護性能を確保することができるＥＳＤ保護用トランジス
タを有するＩＣを提供すること。 【解決手段】 ＧＧ型ＮＭＯＳトランジスタのドレイン
領域と基板コンタクト領域との間に形成される絶縁用溝
を、そのドレイン領域などが形成されるＰ型ウエルの厚
みより深くし、Ｐ型基板に達するように構成する。これ
により、ＧＧＭＯＳトランジスタの寄生ＢＪＴを動作し
易くして、ＥＳＤ保護性能を向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＳＤ（Electro
Static Discharge；静電気放電）保護用トランジスタを
有する半導体集積回路装置（以下、ＩＣ）に関する。
Static Discharge；静電気放電）保護用トランジスタを
有する半導体集積回路装置（以下、ＩＣ）に関する。
【０００２】
【従来の技術】ＩＣの微細化、高集積化に伴い、ＥＳＤ
耐性を向上することが必要になってきている。ＥＳＤに
よるデバイス破壊を避けるため、ＩＣの入出力回路の中
にＥＳＤ保護回路が設けられている。
耐性を向上することが必要になってきている。ＥＳＤに
よるデバイス破壊を避けるため、ＩＣの入出力回路の中
にＥＳＤ保護回路が設けられている。
【０００３】図８は、従来のＩＣにＥＳＤ保護用トラン
ジスタとして設けられているゲート接地型（以下、Ｇ
Ｇ；Grounded Gate）型ＮＭＯＳトランジスタの構造を
示す図である。この図８において、Ｐ型基板Ｐｓｕｂに
形成されたＰ型ウエル領域Ｐｗｅｌｌ中のＭＯＳ領域に
ｎ+のドレイン領域とｎ+のソース領域が形成され、それ
らの上側に各コンタクトが形成されてソースＳとドレイ
ンＤとなる。また、そのチャネル領域の上方にゲートＧ
が設けられる。
ジスタとして設けられているゲート接地型（以下、Ｇ
Ｇ；Grounded Gate）型ＮＭＯＳトランジスタの構造を
示す図である。この図８において、Ｐ型基板Ｐｓｕｂに
形成されたＰ型ウエル領域Ｐｗｅｌｌ中のＭＯＳ領域に
ｎ+のドレイン領域とｎ+のソース領域が形成され、それ
らの上側に各コンタクトが形成されてソースＳとドレイ
ンＤとなる。また、そのチャネル領域の上方にゲートＧ
が設けられる。
【０００４】このゲートＧとソースＳがグランドに接続
され、ドレインＤが保護すべきラインに接続される。ま
た、ｐ+の基板コンタクト領域とその上にコンタクトが
形成され基板コンタクトＣｓｕｂとなる。基板電位を決
定するための基板コンタクトＣｓｕｂが、基板電位とし
てグランド電位に接続されている。そして、ｎ+ドレイ
ン領域とｐ+基板コンタクト領域の間に、耐圧を確保す
るための分離領域Ｔｓが設けられる。この分離領域Ｔｓ
としては、シリコン局所酸化ＬＯＣＯＳ（Local Oxidat
ion of Sililicon）や浅い溝分離ＳＴＩ（Shallow Tren
ch Isolation）が用いられるが、ここでは微細な分離幅
が実現できる浅い溝分離ＳＴＩを用いる例を示してい
る。この、浅い溝分離ＳＴＩは、製造のし易さ及び製造
時間の短縮のために、素子間のリークや耐圧の条件を満
たすレベルで最も浅く形成するようにされていた。
され、ドレインＤが保護すべきラインに接続される。ま
た、ｐ+の基板コンタクト領域とその上にコンタクトが
形成され基板コンタクトＣｓｕｂとなる。基板電位を決
定するための基板コンタクトＣｓｕｂが、基板電位とし
てグランド電位に接続されている。そして、ｎ+ドレイ
ン領域とｐ+基板コンタクト領域の間に、耐圧を確保す
るための分離領域Ｔｓが設けられる。この分離領域Ｔｓ
としては、シリコン局所酸化ＬＯＣＯＳ（Local Oxidat
ion of Sililicon）や浅い溝分離ＳＴＩ（Shallow Tren
ch Isolation）が用いられるが、ここでは微細な分離幅
が実現できる浅い溝分離ＳＴＩを用いる例を示してい
る。この、浅い溝分離ＳＴＩは、製造のし易さ及び製造
時間の短縮のために、素子間のリークや耐圧の条件を満
たすレベルで最も浅く形成するようにされていた。
【０００５】このＧＧ型ＮＭＯＳトランジスタには、ド
レイン領域−Ｐ型ウエル領域−ソース領域による寄生バ
イポーラトランジスタＢＪＴ（以下、寄生ＢＪＴ）が形
成される。ドレインＤにＥＳＤによる正のチャージが印
加されると、ドレイン領域で電子・正孔対が発生し、Ｐ
型ウエル領域Ｐｗｅｌｌ側には正孔により等価的に電流
源Ｉ１で示す電流が流れる。
レイン領域−Ｐ型ウエル領域−ソース領域による寄生バ
イポーラトランジスタＢＪＴ（以下、寄生ＢＪＴ）が形
成される。ドレインＤにＥＳＤによる正のチャージが印
加されると、ドレイン領域で電子・正孔対が発生し、Ｐ
型ウエル領域Ｐｗｅｌｌ側には正孔により等価的に電流
源Ｉ１で示す電流が流れる。
【０００６】図９のドレイン電圧Ｖｄ−ドレイン電流Ｉ
ｄの特性曲線を参照すると、その電流源Ｉ１の電流とＰ
型ウエル領域Ｐｗｅｌｌの抵抗Ｒｗによる電圧降下が寄
生ＢＪＴのトリガ電圧Ｖｔｒｉｇを越えると（図中のｉ
点）、寄生ＢＪＴが導通し、スナップバック領域（図中
のii領域）に入る。これにより、ドレイン電流がＧＧ型
ＮＭＯＳのチャネルを通してドレインＤからソースＳに
流れるようになり、ドレインＤに印加されたＥＳＤはグ
ランド電位に吸収されるから、デバイス破壊を防止する
ことができる。
ｄの特性曲線を参照すると、その電流源Ｉ１の電流とＰ
型ウエル領域Ｐｗｅｌｌの抵抗Ｒｗによる電圧降下が寄
生ＢＪＴのトリガ電圧Ｖｔｒｉｇを越えると（図中のｉ
点）、寄生ＢＪＴが導通し、スナップバック領域（図中
のii領域）に入る。これにより、ドレイン電流がＧＧ型
ＮＭＯＳのチャネルを通してドレインＤからソースＳに
流れるようになり、ドレインＤに印加されたＥＳＤはグ
ランド電位に吸収されるから、デバイス破壊を防止する
ことができる。
【０００７】
【発明が解決しようとする課題】このドレイン電圧Ｖｄ
−ドレイン電流Ｉｄの特性曲線は、ＴＬＰ（Transmissi
on Line Pulsing）特性、或いは、スナップバック（sna
pback）特性とも呼ばれるが、寄生ＢＪＴが導通するト
リガ電圧Ｖｔｒｉｇの値が、保護性能を決める上で重要
である。
−ドレイン電流Ｉｄの特性曲線は、ＴＬＰ（Transmissi
on Line Pulsing）特性、或いは、スナップバック（sna
pback）特性とも呼ばれるが、寄生ＢＪＴが導通するト
リガ電圧Ｖｔｒｉｇの値が、保護性能を決める上で重要
である。
【０００８】ＩＣの微細化、高集積化の進展に伴って、
Ｐ型ウエル領域Ｐｗｅｌｌの濃度が高くなり、その抵抗
値が低くなることにより、ＴＬＰ特性のトリガ電圧Ｖｔ
ｒｉｇの値が高くなる傾向にある。このため、寄生ＢＪ
Ｔが動作しにくくなり、ＥＳＤ保護性能が低下してきて
いる。このトリガ電圧Ｖｔｒｉｇが、高い値となり、Ｇ
Ｇ型ＮＭＯＳのブレークダウン電圧を超えるような場合
には、ブレークダウンして破壊してしまうことになる。
したがって、トリガ電圧Ｖｔｒｉｇを、ブレークダウン
電圧以下に保つことが必要である。
Ｐ型ウエル領域Ｐｗｅｌｌの濃度が高くなり、その抵抗
値が低くなることにより、ＴＬＰ特性のトリガ電圧Ｖｔ
ｒｉｇの値が高くなる傾向にある。このため、寄生ＢＪ
Ｔが動作しにくくなり、ＥＳＤ保護性能が低下してきて
いる。このトリガ電圧Ｖｔｒｉｇが、高い値となり、Ｇ
Ｇ型ＮＭＯＳのブレークダウン電圧を超えるような場合
には、ブレークダウンして破壊してしまうことになる。
したがって、トリガ電圧Ｖｔｒｉｇを、ブレークダウン
電圧以下に保つことが必要である。
【０００９】そこで、本発明は、高濃度化されたウエル
領域に形成されるＥＳＤ保護トランジスタのＴＬＰ特性
を改善して、ＥＳＤ保護性能を確保することができるＥ
ＳＤ保護用トランジスタを有するＩＣを提供することを
目的とする。
領域に形成されるＥＳＤ保護トランジスタのＴＬＰ特性
を改善して、ＥＳＤ保護性能を確保することができるＥ
ＳＤ保護用トランジスタを有するＩＣを提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明の請求項１のＩＣ
は、第１導電型（以下、Ｐ型）基板に形成されたＰ型ウ
エルと、このＰ型ウエル中に形成された第２導電型（以
下、Ｎ型）のソース領域と、前記Ｐ型ウエル中に前記ソ
ース領域とチャネル領域を隔てて形成されたＮ型のドレ
イン領域と、前記Ｐ型ウエル中であって、少なくとも前
記ドレイン領域に対して前記チャネル領域と逆側に形成
されたＰ型の基板コンタクト領域と、前記チャネル領域
の上方に絶縁して形成されたゲートと、少なくとも前記
ドレイン領域と前記基板コンタクト領域との間に、前記
Ｐ型ウエルの厚みを越えて前記Ｐ型基板に達する深さの
絶縁用溝と、を備えるＥＳＤ保護用トランジスタを有す
ることを特徴とする。
は、第１導電型（以下、Ｐ型）基板に形成されたＰ型ウ
エルと、このＰ型ウエル中に形成された第２導電型（以
下、Ｎ型）のソース領域と、前記Ｐ型ウエル中に前記ソ
ース領域とチャネル領域を隔てて形成されたＮ型のドレ
イン領域と、前記Ｐ型ウエル中であって、少なくとも前
記ドレイン領域に対して前記チャネル領域と逆側に形成
されたＰ型の基板コンタクト領域と、前記チャネル領域
の上方に絶縁して形成されたゲートと、少なくとも前記
ドレイン領域と前記基板コンタクト領域との間に、前記
Ｐ型ウエルの厚みを越えて前記Ｐ型基板に達する深さの
絶縁用溝と、を備えるＥＳＤ保護用トランジスタを有す
ることを特徴とする。
【００１１】この請求項１記載のＩＣによれば、ドレイ
ン領域と基板コンタクト領域との間に形成される絶縁用
溝を、そのドレイン領域などが形成されるＰ型ウエルの
厚みより深くし、Ｐ型基板に達するように構成するか
ら、寄生ＢＪＴのベース抵抗を増大させ、チャージ入力
時にベース電圧が上がりやすくなるので、ＥＳＤ保護用
トランジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保
護性能を向上することができる。
ン領域と基板コンタクト領域との間に形成される絶縁用
溝を、そのドレイン領域などが形成されるＰ型ウエルの
厚みより深くし、Ｐ型基板に達するように構成するか
ら、寄生ＢＪＴのベース抵抗を増大させ、チャージ入力
時にベース電圧が上がりやすくなるので、ＥＳＤ保護用
トランジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保
護性能を向上することができる。
【００１２】また、ドレイン領域と基板コンタクト領域
間の耐圧を確保するために通常設けられる浅い絶縁用溝
を、その溝幅を大きくすることなく、その深さを深くす
ればよい。したがって、抵抗値を増加させるためにＥＳ
Ｄ保護用トランジスタの面積をほとんど増大させること
もなく、また、そのためのプロセスの追加なども一切必
要としないから、コストの増加もない。
間の耐圧を確保するために通常設けられる浅い絶縁用溝
を、その溝幅を大きくすることなく、その深さを深くす
ればよい。したがって、抵抗値を増加させるためにＥＳ
Ｄ保護用トランジスタの面積をほとんど増大させること
もなく、また、そのためのプロセスの追加なども一切必
要としないから、コストの増加もない。
【００１３】また、絶縁用溝の深さにより抵抗値を調整
することができるから、ＥＳＤ保護特性を所要の状態に
設定することが容易である。
することができるから、ＥＳＤ保護特性を所要の状態に
設定することが容易である。
【００１４】本発明の請求項２のＩＣは、Ｐ型基板に形
成されたＰ型ウエルと、このＰ型ウエル中に形成された
Ｎ型のソース領域と、前記Ｐ型ウエル中に前記ソース領
域とチャネル領域を隔てて形成されたＮ型のドレイン領
域と、前記Ｐ型基板中であって、少なくとも前記ドレイ
ン領域に対して前記チャネル領域と逆側に形成されたＰ
型の基板コンタクト領域と、前記チャネル領域の上方に
絶縁して形成されたゲートと、少なくとも前記ドレイン
領域と前記基板コンタクト領域との間に、前記Ｐ型ウエ
ルの厚みを越える深さの絶縁用溝と、を備えるＥＳＤ保
護用トランジスタを有することを特徴とする。
成されたＰ型ウエルと、このＰ型ウエル中に形成された
Ｎ型のソース領域と、前記Ｐ型ウエル中に前記ソース領
域とチャネル領域を隔てて形成されたＮ型のドレイン領
域と、前記Ｐ型基板中であって、少なくとも前記ドレイ
ン領域に対して前記チャネル領域と逆側に形成されたＰ
型の基板コンタクト領域と、前記チャネル領域の上方に
絶縁して形成されたゲートと、少なくとも前記ドレイン
領域と前記基板コンタクト領域との間に、前記Ｐ型ウエ
ルの厚みを越える深さの絶縁用溝と、を備えるＥＳＤ保
護用トランジスタを有することを特徴とする。
【００１５】この請求項２記載のＩＣによれば、請求項
１と同様の効果を得ることができるほか、基板コンタク
トをＰ型基板に直接設けているから、更に抵抗を増加さ
せて、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点
電圧を低くすることができる。
１と同様の効果を得ることができるほか、基板コンタク
トをＰ型基板に直接設けているから、更に抵抗を増加さ
せて、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点
電圧を低くすることができる。
【００１６】本発明の請求項３のＩＣは、Ｐ型基板に形
成された第１層Ｎ型ウエルと、この第１層Ｎ型ウエル中
に形成された第２層Ｎ型ウエルと、この第２層Ｎ型ウエ
ル中に形成されたＰ型のソース領域と、前記第２層Ｎ型
ウエル中に前記ソース領域とチャネル領域を隔てて形成
されたＰ型のドレイン領域と、前記第２層Ｎ型ウエル中
であって、少なくとも前記ドレイン領域に対して前記チ
ャネル領域と逆側に形成されたＮ型の基板コンタクト領
域と、前記チャネル領域の上方に絶縁して形成されたゲ
ートと、少なくとも前記ドレイン領域と前記基板コンタ
クト領域との間に、前記第２層Ｎ型ウエルの厚みを越え
て前記第１層Ｎ型ウエルに達する深さの絶縁用溝と、を
備えるＥＳＤ保護用トランジスタを有することを特徴と
する。
成された第１層Ｎ型ウエルと、この第１層Ｎ型ウエル中
に形成された第２層Ｎ型ウエルと、この第２層Ｎ型ウエ
ル中に形成されたＰ型のソース領域と、前記第２層Ｎ型
ウエル中に前記ソース領域とチャネル領域を隔てて形成
されたＰ型のドレイン領域と、前記第２層Ｎ型ウエル中
であって、少なくとも前記ドレイン領域に対して前記チ
ャネル領域と逆側に形成されたＮ型の基板コンタクト領
域と、前記チャネル領域の上方に絶縁して形成されたゲ
ートと、少なくとも前記ドレイン領域と前記基板コンタ
クト領域との間に、前記第２層Ｎ型ウエルの厚みを越え
て前記第１層Ｎ型ウエルに達する深さの絶縁用溝と、を
備えるＥＳＤ保護用トランジスタを有することを特徴と
する。
【００１７】この請求項３記載のＩＣによれば、Ｐ型基
板に、低濃度の第１層Ｎウエルとそれより高い濃度の第
２層Ｎウエルからなる二重のＮ型ウエルを設け、絶縁用
溝を低濃度の第１層Ｎウエルまで達する深さに形成し
て、Ｐ型ＭＯＳを用いたＥＳＤ保護用トランジスタを設
けている。したがって、このＰ型ＭＯＳトランジスタに
よって、負極性のサージに対して、寄生ＢＪＴを動作し
易くでき、ＥＳＤ保護性能を向上することができる。ま
た、その他、請求項１と同様の効果を得ることができ
る。
板に、低濃度の第１層Ｎウエルとそれより高い濃度の第
２層Ｎウエルからなる二重のＮ型ウエルを設け、絶縁用
溝を低濃度の第１層Ｎウエルまで達する深さに形成し
て、Ｐ型ＭＯＳを用いたＥＳＤ保護用トランジスタを設
けている。したがって、このＰ型ＭＯＳトランジスタに
よって、負極性のサージに対して、寄生ＢＪＴを動作し
易くでき、ＥＳＤ保護性能を向上することができる。ま
た、その他、請求項１と同様の効果を得ることができ
る。
【００１８】本発明の請求項４のＩＣは、Ｐ型基板に形
成された第１層Ｎ型ウエルと、この第１層Ｎ型ウエル中
に形成された第２層Ｎ型ウエルと、この第２層Ｎ型ウエ
ル中に形成されたＰ型のソース領域と、前記第２層Ｎ型
ウエル中に前記ソース領域とチャネル領域を隔てて形成
されたＰ型のドレイン領域と、前記第１層Ｎ型ウエル中
であって、少なくとも前記ドレイン領域に対して前記チ
ャネル領域と逆側に形成されたＮ型の基板コンタクト領
域と、前記チャネル領域の上方に絶縁して形成されたゲ
ートと、少なくとも前記ドレイン領域と前記基板コンタ
クト領域との間に、前記第２層Ｎ型ウエルの厚みを越え
る深さの絶縁用溝と、を備えるＥＳＤ保護用トランジス
タを有することを特徴とする。
成された第１層Ｎ型ウエルと、この第１層Ｎ型ウエル中
に形成された第２層Ｎ型ウエルと、この第２層Ｎ型ウエ
ル中に形成されたＰ型のソース領域と、前記第２層Ｎ型
ウエル中に前記ソース領域とチャネル領域を隔てて形成
されたＰ型のドレイン領域と、前記第１層Ｎ型ウエル中
であって、少なくとも前記ドレイン領域に対して前記チ
ャネル領域と逆側に形成されたＮ型の基板コンタクト領
域と、前記チャネル領域の上方に絶縁して形成されたゲ
ートと、少なくとも前記ドレイン領域と前記基板コンタ
クト領域との間に、前記第２層Ｎ型ウエルの厚みを越え
る深さの絶縁用溝と、を備えるＥＳＤ保護用トランジス
タを有することを特徴とする。
【００１９】この請求項４記載のＩＣによれば、請求項
３と同様の効果を得ることができるほか、基板コンタク
トを低濃度の第１層Ｎ型ウエルに直接設けているから、
更に抵抗を増加させて、ＥＳＤ保護用トランジスタの寄
生ＢＪＴの動作点電圧を低くすることができる。
３と同様の効果を得ることができるほか、基板コンタク
トを低濃度の第１層Ｎ型ウエルに直接設けているから、
更に抵抗を増加させて、ＥＳＤ保護用トランジスタの寄
生ＢＪＴの動作点電圧を低くすることができる。
【００２０】本発明の請求項５のＩＣは、請求項１〜４
に記載されたＩＣにおいて、前記絶縁用溝は、前記ドレ
イン領域、前記チャネル領域及び前記ソース領域を取り
囲むように形成されていることを特徴とする。
に記載されたＩＣにおいて、前記絶縁用溝は、前記ドレ
イン領域、前記チャネル領域及び前記ソース領域を取り
囲むように形成されていることを特徴とする。
【００２１】この請求項５記載のＩＣによれば、ＥＳＤ
保護用トランジスタのドレイン領域、チャネル領域及び
ソース領域を、例えばガードリング状に取り囲むよう
に、深い絶縁用溝を形成しているから、更に、ＥＳＤ保
護性能を向上することができる。
保護用トランジスタのドレイン領域、チャネル領域及び
ソース領域を、例えばガードリング状に取り囲むよう
に、深い絶縁用溝を形成しているから、更に、ＥＳＤ保
護性能を向上することができる。
【００２２】本発明の請求項６のＩＣは、請求項１〜５
に記載されたＩＣにおいて、前記ゲート、前記ソース領
域及び基板コンタクト領域はそれぞれグランド電位に接
続されていることを特徴とする。
に記載されたＩＣにおいて、前記ゲート、前記ソース領
域及び基板コンタクト領域はそれぞれグランド電位に接
続されていることを特徴とする。
【００２３】この請求項６記載のＩＣによれば、ＥＳＤ
保護用トランジスタのゲート、ソース領域及び基板コン
タクト領域をグランド電位に接続しているから、ドレイ
ン領域に印加される、正電位或いは負電位の静電気サー
ジを確実に吸収することができる。
保護用トランジスタのゲート、ソース領域及び基板コン
タクト領域をグランド電位に接続しているから、ドレイ
ン領域に印加される、正電位或いは負電位の静電気サー
ジを確実に吸収することができる。
【００２４】本発明の請求項７のＩＣは、半導体基板上
に高濃度化されて形成された第１導電型ウエルと、この
第１導電型ウエル中に形成された第２導電型のソース領
域と、前記第１導電型ウエル中に前記ソース領域とチャ
ネル領域を隔てて形成された第２導電型のドレイン領域
と、前記チャネル領域の上方に絶縁して形成されたゲー
トと、前記第１導電型ウエル中であって、少なくとも前
記ドレイン領域に対して前記チャネル領域と逆側に形成
された第１導電型の基板コンタクト領域とを含んで構成
されるトランジスタと、少なくとも前記ドレイン領域と
前記基板コンタクト領域との間に、設けられた絶縁用溝
と、前記ドレイン領域につながる内部回路と、を有する
半導体集積回路装置であって、前記絶縁用溝の深さが、
前記ドレイン領域に入力された異常電圧により前記内部
回路又は前記トランジスタが破壊される前に前記トラン
ジスタが導通する深さに設定されていることを特徴とす
る。
に高濃度化されて形成された第１導電型ウエルと、この
第１導電型ウエル中に形成された第２導電型のソース領
域と、前記第１導電型ウエル中に前記ソース領域とチャ
ネル領域を隔てて形成された第２導電型のドレイン領域
と、前記チャネル領域の上方に絶縁して形成されたゲー
トと、前記第１導電型ウエル中であって、少なくとも前
記ドレイン領域に対して前記チャネル領域と逆側に形成
された第１導電型の基板コンタクト領域とを含んで構成
されるトランジスタと、少なくとも前記ドレイン領域と
前記基板コンタクト領域との間に、設けられた絶縁用溝
と、前記ドレイン領域につながる内部回路と、を有する
半導体集積回路装置であって、前記絶縁用溝の深さが、
前記ドレイン領域に入力された異常電圧により前記内部
回路又は前記トランジスタが破壊される前に前記トラン
ジスタが導通する深さに設定されていることを特徴とす
る。
【００２５】この請求項７記載のＩＣによれば、ドレイ
ン領域と基板コンタクト領域との間に形成される絶縁用
溝の深さが、ドレイン領域に入力された異常電圧により
内部回路又は保護用トランジスタが破壊される前にその
保護用トランジスタが導通する深さに設定されているか
ら、寄生ＢＪＴのベース抵抗を増大させ、チャージ入力
時にベース電圧が上がりやすくなるので、ＥＳＤ保護用
トランジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保
護性能を向上することができる。その他、請求項１と同
様の効果を得ることができる。
ン領域と基板コンタクト領域との間に形成される絶縁用
溝の深さが、ドレイン領域に入力された異常電圧により
内部回路又は保護用トランジスタが破壊される前にその
保護用トランジスタが導通する深さに設定されているか
ら、寄生ＢＪＴのベース抵抗を増大させ、チャージ入力
時にベース電圧が上がりやすくなるので、ＥＳＤ保護用
トランジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保
護性能を向上することができる。その他、請求項１と同
様の効果を得ることができる。
【００２６】
【発明の実施の形態】以下、本発明のＥＳＤ保護用トラ
ンジスタを有するＩＣの実施の形態について、図１〜図
７を参照して説明する。
ンジスタを有するＩＣの実施の形態について、図１〜図
７を参照して説明する。
【００２７】図１は本発明の第１の実施の形態に係る、
ＮＭＯＳ型のＥＳＤ保護用トランジスタを示す図であ
る。図１（ａ）は、ＮＭＯＳトランジスタの上面図を、
同図（ｂ）はそのｘ−ｘ線の断面を、それぞれ模式的に
示す図である。この図では、ＩＣ中に形成されているＥ
ＳＤ保護用トランジスタの部分のみを示している。ま
た、同図（ｂ）の断面図では、ゲート酸化膜以降の絶縁
酸化膜（例えば、ＳｉＯ２）除いた状態で示している。
これらの点は、他の図においても同様である。
ＮＭＯＳ型のＥＳＤ保護用トランジスタを示す図であ
る。図１（ａ）は、ＮＭＯＳトランジスタの上面図を、
同図（ｂ）はそのｘ−ｘ線の断面を、それぞれ模式的に
示す図である。この図では、ＩＣ中に形成されているＥ
ＳＤ保護用トランジスタの部分のみを示している。ま
た、同図（ｂ）の断面図では、ゲート酸化膜以降の絶縁
酸化膜（例えば、ＳｉＯ２）除いた状態で示している。
これらの点は、他の図においても同様である。
【００２８】図１において、Ｐ型基板ＰｓｕｂにＰ型ウ
エルＰｗｅｌｌが形成される。このＰ型ウエルＰｗｅｌ
ｌに、ＥＳＤ保護用トランジスタであるＮＭＯＳトラン
ジスタが形成されることになる。
エルＰｗｅｌｌが形成される。このＰ型ウエルＰｗｅｌ
ｌに、ＥＳＤ保護用トランジスタであるＮＭＯＳトラン
ジスタが形成されることになる。
【００２９】このＰ型ウエル中にＮ+型のソース領域と
Ｎ+型のドレイン領域とが、チャネル領域を隔てて形成
される。このチャネル領域上には、図中斜線部で示して
いる絶縁膜（ＳｉＯ２などの酸化膜）を介してゲートＧ
が形成される。また、このＰ型ウエル中にＰ+型の基板
コンタクト領域が、ドレイン領域に対してチャネル領域
と逆側に形成される。これらソース領域、ドレイン領域
及び基板コンタクト領域には、それぞれコンタクトが設
けられて、ソースＳ、ドレインＤ及び基板コンタクトＣ
ｓｕｂが形成される。
Ｎ+型のドレイン領域とが、チャネル領域を隔てて形成
される。このチャネル領域上には、図中斜線部で示して
いる絶縁膜（ＳｉＯ２などの酸化膜）を介してゲートＧ
が形成される。また、このＰ型ウエル中にＰ+型の基板
コンタクト領域が、ドレイン領域に対してチャネル領域
と逆側に形成される。これらソース領域、ドレイン領域
及び基板コンタクト領域には、それぞれコンタクトが設
けられて、ソースＳ、ドレインＤ及び基板コンタクトＣ
ｓｕｂが形成される。
【００３０】そして、ドレイン領域と基板コンタクト領
域との間に、Ｐ型ウエルＰｗｅｌｌの厚みを越えてＰ型
基板Ｐｓｕｂに達する深さの絶縁用溝Ｔｄが形成され
る。この絶縁用溝Ｔｄは深く形成されることから、従来
の浅い溝分離ＳＴＩ（ShallowTrench Isolation）に対
比して、深い溝分離ＤＴＩ（Deep Trench Isolation）
と称することができる。なお、絶縁用溝ＴｄはＳｉＯ２
などの絶縁膜で埋められている。
域との間に、Ｐ型ウエルＰｗｅｌｌの厚みを越えてＰ型
基板Ｐｓｕｂに達する深さの絶縁用溝Ｔｄが形成され
る。この絶縁用溝Ｔｄは深く形成されることから、従来
の浅い溝分離ＳＴＩ（ShallowTrench Isolation）に対
比して、深い溝分離ＤＴＩ（Deep Trench Isolation）
と称することができる。なお、絶縁用溝ＴｄはＳｉＯ２
などの絶縁膜で埋められている。
【００３１】この第１の実施の形態におけるＮＭＯＳ型
のＥＳＤ保護用トランジスタの動作を、図２の等価回路
図を参照して、説明する。
のＥＳＤ保護用トランジスタの動作を、図２の等価回路
図を参照して、説明する。
【００３２】図２において、ゲートＧとソースＳがグラ
ンドに接続され、ドレインＤが保護すべき回路につなが
るライン（以下、保護ライン）に接続される。また、基
板電位を決定するための基板コンタクトＣｓｕｂが基板
電位としてグランド電位に接続されている。このＧＧ型
ＮＭＯＳトランジスタにはやはり、ドレイン領域（コレ
クタｃ）−Ｐ型ウエル領域（ベースｂ）−ソース領域
（エミッタｅ）による寄生ＢＪＴが形成される。
ンドに接続され、ドレインＤが保護すべき回路につなが
るライン（以下、保護ライン）に接続される。また、基
板電位を決定するための基板コンタクトＣｓｕｂが基板
電位としてグランド電位に接続されている。このＧＧ型
ＮＭＯＳトランジスタにはやはり、ドレイン領域（コレ
クタｃ）−Ｐ型ウエル領域（ベースｂ）−ソース領域
（エミッタｅ）による寄生ＢＪＴが形成される。
【００３３】ここで、この実施の形態のＧＧ型ＮＭＯＳ
トランジスタとともに保護回路を構成する他の素子及び
それらの接続関係の例について説明する。
トランジスタとともに保護回路を構成する他の素子及び
それらの接続関係の例について説明する。
【００３４】まず、このＧＧ型ＮＭＯＳトランジスタが
保護ラインとグランド電位Ｖｇｎｄ（第２電源電位Ｖｓ
ｓ）との間に接続される。又、ＧＧ型ＰＭＯＳトランジ
スタが保護ラインと電源電位Ｖｄｄ（第１電源電位Ｖｄ
ｄ）との間に接続される。このＧＧ型ＰＭＯＳトランジ
スタのゲートとソースは電源電位Ｖｄｄに接続され、そ
のドレインが保護ラインに接続される。さらに、グラン
ド電位Ｖｇｎｄと保護ラインとの間（即ち、ＧＧ型ＮＭ
ＯＳトランジスタと並列）に保護ライン側に向かって順
方向となるように第１の保護用ダイオードが接続され
る。又、電源電位Ｖｄｄと保護ラインとの間（即ち、Ｇ
Ｇ型ＰＭＯＳトランジスタと並列）に電源電位Ｖｄｄ側
に向かって順方向となるように第２の保護ダイオードが
接続される。
保護ラインとグランド電位Ｖｇｎｄ（第２電源電位Ｖｓ
ｓ）との間に接続される。又、ＧＧ型ＰＭＯＳトランジ
スタが保護ラインと電源電位Ｖｄｄ（第１電源電位Ｖｄ
ｄ）との間に接続される。このＧＧ型ＰＭＯＳトランジ
スタのゲートとソースは電源電位Ｖｄｄに接続され、そ
のドレインが保護ラインに接続される。さらに、グラン
ド電位Ｖｇｎｄと保護ラインとの間（即ち、ＧＧ型ＮＭ
ＯＳトランジスタと並列）に保護ライン側に向かって順
方向となるように第１の保護用ダイオードが接続され
る。又、電源電位Ｖｄｄと保護ラインとの間（即ち、Ｇ
Ｇ型ＰＭＯＳトランジスタと並列）に電源電位Ｖｄｄ側
に向かって順方向となるように第２の保護ダイオードが
接続される。
【００３５】このように、一般的に使用される第１，第
２の保護用ダイオードと、本発明のＧＧ型ＮＭＯＳトラ
ンジスタ、ＧＧ型ＰＭＯＳトランジスタとを組み合わせ
て保護回路が構成される。この保護回路によれば、ｉ）
グランド電位Ｖｇｎｄ側接地、電源電位Ｖｄｄ側オープ
ンで、正のＥＳＤ発生時には、主としてＧＧ型ＮＭＯＳ
トランジスタによりＥＳＤを吸収する、ii）電源電位Ｖ
ｄｄ側接地、グランド電位Ｖｇｎｄ側オープンで、負の
ＥＳＤ発生時には、主としてＧＧ型ＰＭＯＳトランジス
タによりＥＳＤを吸収する、iii）グランド電位Ｖｇｎ
ｄ側接地、電源電位Ｖｄｄ側オープンで、負のＥＳＤ発
生時には、主として第１の保護用ダイオードによりＥＳ
Ｄを吸収する、iv）電源電位Ｖｄｄ側接地、グランド電
位Ｖｇｎｄ側オープンで、正のＥＳＤ発生時には、主と
して第２の保護用ダイオードによりＥＳＤを吸収する、
ように機能する。したがって、種々の使用形態及び使用
条件下でも、適切にＥＳＤの保護が行える。
２の保護用ダイオードと、本発明のＧＧ型ＮＭＯＳトラ
ンジスタ、ＧＧ型ＰＭＯＳトランジスタとを組み合わせ
て保護回路が構成される。この保護回路によれば、ｉ）
グランド電位Ｖｇｎｄ側接地、電源電位Ｖｄｄ側オープ
ンで、正のＥＳＤ発生時には、主としてＧＧ型ＮＭＯＳ
トランジスタによりＥＳＤを吸収する、ii）電源電位Ｖ
ｄｄ側接地、グランド電位Ｖｇｎｄ側オープンで、負の
ＥＳＤ発生時には、主としてＧＧ型ＰＭＯＳトランジス
タによりＥＳＤを吸収する、iii）グランド電位Ｖｇｎ
ｄ側接地、電源電位Ｖｄｄ側オープンで、負のＥＳＤ発
生時には、主として第１の保護用ダイオードによりＥＳ
Ｄを吸収する、iv）電源電位Ｖｄｄ側接地、グランド電
位Ｖｇｎｄ側オープンで、正のＥＳＤ発生時には、主と
して第２の保護用ダイオードによりＥＳＤを吸収する、
ように機能する。したがって、種々の使用形態及び使用
条件下でも、適切にＥＳＤの保護が行える。
【００３６】さて、図２に戻って、ＧＧ型ＮＭＯＳトラ
ンジスタの動作を説明する。正のＥＤＳが入力された時
にドレインＤにサージ電流が流れ込み、その際ドレイン
領域は高い電圧になる。この高い電圧によりドレイン領
域の端部（境界面）ではアバランシェ・ブレークダウン
が起こり、電子・正孔対が発生する。この正孔がＰ型基
板Ｐｓｕｂ側に引かれて等価的に電流源Ｉ１となる。
ンジスタの動作を説明する。正のＥＤＳが入力された時
にドレインＤにサージ電流が流れ込み、その際ドレイン
領域は高い電圧になる。この高い電圧によりドレイン領
域の端部（境界面）ではアバランシェ・ブレークダウン
が起こり、電子・正孔対が発生する。この正孔がＰ型基
板Ｐｓｕｂ側に引かれて等価的に電流源Ｉ１となる。
【００３７】この電流源Ｉ１の電流は、最初に、ドレイ
ンＤのドレイン領域から、Ｐ型ウエルＷｅｌｌ→Ｐ型基
板Ｐｓｕｂ→Ｐ型ウエルＷｅｌｌ→基板コンタクト領域
を順次通過して、基板コンタクトＣｓｕｂからグランド
に流れる。
ンＤのドレイン領域から、Ｐ型ウエルＷｅｌｌ→Ｐ型基
板Ｐｓｕｂ→Ｐ型ウエルＷｅｌｌ→基板コンタクト領域
を順次通過して、基板コンタクトＣｓｕｂからグランド
に流れる。
【００３８】Ｐ型ウエルＷｅｌｌの抵抗をＲｗ１、Ｒｗ
２、Ｐ型基板Ｐｓｕｂの抵抗をＲｓｕｂで表すと、これ
らの抵抗により、寄生ＢＪＴのベースｂ点の電圧Ｖｂ
は、Ｖｂ＝Ｉ１×（Ｒｗ１＋Ｒｓｕｂ＋Ｒｗ２）の式で
表される値で増加する。
２、Ｐ型基板Ｐｓｕｂの抵抗をＲｓｕｂで表すと、これ
らの抵抗により、寄生ＢＪＴのベースｂ点の電圧Ｖｂ
は、Ｖｂ＝Ｉ１×（Ｒｗ１＋Ｒｓｕｂ＋Ｒｗ２）の式で
表される値で増加する。
【００３９】なお、ｐ+の基板コンタクト領域の抵抗値
は、電荷量ｑ、正孔移動度μｐ、基板コンタクト濃度Ｎ
ｐで計算される（Ｒ＝１／（ｑ・μｐ・Ｎｐ））が、そ
の値は極めて小さいので、ここでは無視している。
は、電荷量ｑ、正孔移動度μｐ、基板コンタクト濃度Ｎ
ｐで計算される（Ｒ＝１／（ｑ・μｐ・Ｎｐ））が、そ
の値は極めて小さいので、ここでは無視している。
【００４０】このベース電圧Ｖｂが、図３のＴＬＰ特性
におけるトリガ電圧Ｖｔｒｉｇを越えると、従来のもの
と同様の原理により、寄生ＢＪＴのベースｂとエミッタ
ｅ間が順バイアスになりドレインＤからのサージ電流が
ソースＳの方向に一部流れ出す。これは、図３のＴＬＰ
特性ではｉ点に相当し、このｉ点を超えると電圧−電流
特性が負性抵抗特性（図３のiiの領域）を示す。そし
て、寄生ＢＪＴがターンオンし、ドレインＤからソース
Ｓへ流れる電流が一気に増大する。図３のように、トリ
ガ電圧Ｖｔｒｉｇは、絶縁用溝Ｔｄの深浅によって変化
する。
におけるトリガ電圧Ｖｔｒｉｇを越えると、従来のもの
と同様の原理により、寄生ＢＪＴのベースｂとエミッタ
ｅ間が順バイアスになりドレインＤからのサージ電流が
ソースＳの方向に一部流れ出す。これは、図３のＴＬＰ
特性ではｉ点に相当し、このｉ点を超えると電圧−電流
特性が負性抵抗特性（図３のiiの領域）を示す。そし
て、寄生ＢＪＴがターンオンし、ドレインＤからソース
Ｓへ流れる電流が一気に増大する。図３のように、トリ
ガ電圧Ｖｔｒｉｇは、絶縁用溝Ｔｄの深浅によって変化
する。
【００４１】この寄生ＢＪＴのベースｂ点の電圧Ｖｂ
は、ジオメトリ換算すると、 Ｖｂ＝Ｉ１×［Ｒｗｕ×ｄｗ×２＋Ｒｓｕｂｕ×｛（ｄ
１−ｄｗ）×２＋ｂ１｝］ の式で表される。なお、この式で、Ｉ１はジャンクショ
ンリークの許容限界電流、ｄ１は絶縁用溝Ｔｄの深さ、
ｄｗはＰ型ウエルＰｗｅｌｌの深さ、ｂ１は絶縁用溝Ｔ
ｄの幅、ＲｗｕはＰ型ウエルＰｗｅｌｌの単位長（１μ
ｍ、以下同じ）当たりの抵抗値、ＲｓｕｂｕはＰ型基板
Ｐｓｕｂの単位長当たりの抵抗値である。
は、ジオメトリ換算すると、 Ｖｂ＝Ｉ１×［Ｒｗｕ×ｄｗ×２＋Ｒｓｕｂｕ×｛（ｄ
１−ｄｗ）×２＋ｂ１｝］ の式で表される。なお、この式で、Ｉ１はジャンクショ
ンリークの許容限界電流、ｄ１は絶縁用溝Ｔｄの深さ、
ｄｗはＰ型ウエルＰｗｅｌｌの深さ、ｂ１は絶縁用溝Ｔ
ｄの幅、ＲｗｕはＰ型ウエルＰｗｅｌｌの単位長（１μ
ｍ、以下同じ）当たりの抵抗値、ＲｓｕｂｕはＰ型基板
Ｐｓｕｂの単位長当たりの抵抗値である。
【００４２】ここで、許容限界電流Ｉ１を５０ｍＡ、深
さｄｗを１．０μｍ、幅ｂ１を０．５μｍ、抵抗値Ｒｗ
ｕを１．０Ω、抵抗値Ｒｓｕｂｕを１０Ωと仮定する。
そして、深さｄ１＞深さｄｗの事例として、ｄ１＝１．
２［μｍ］、１．６［μｍ］、２．０［μｍ］の場合の
合計抵抗値Ｒｔｏｔ及び電圧Ｖｂを求めると、表１のよ
うになる。
さｄｗを１．０μｍ、幅ｂ１を０．５μｍ、抵抗値Ｒｗ
ｕを１．０Ω、抵抗値Ｒｓｕｂｕを１０Ωと仮定する。
そして、深さｄ１＞深さｄｗの事例として、ｄ１＝１．
２［μｍ］、１．６［μｍ］、２．０［μｍ］の場合の
合計抵抗値Ｒｔｏｔ及び電圧Ｖｂを求めると、表１のよ
うになる。
【００４３】対比のために、従来の浅い絶縁用溝Ｔｓに
ついて、図８を参照して、寄生ＢＪＴのベースｂ点の電
圧Ｖｂを求めると、次のようになる。 Ｖｂ＝Ｉ１×（Ｒｗｕ×ｄ１×２＋Ｒｗｕ×ｂ１）。 なお、この式で、絶縁用溝Ｔｓの深さｄ１以外は、本発
明の実施の形態におけると同様としている。
ついて、図８を参照して、寄生ＢＪＴのベースｂ点の電
圧Ｖｂを求めると、次のようになる。 Ｖｂ＝Ｉ１×（Ｒｗｕ×ｄ１×２＋Ｒｗｕ×ｂ１）。 なお、この式で、絶縁用溝Ｔｓの深さｄ１以外は、本発
明の実施の形態におけると同様としている。
【００４４】従来の浅い絶縁用溝Ｔｓの深さｄ１＜Ｐ型
ウエルＰｗｅｌｌの深さｄｗの事例として、ｄ１＝０．
４［μｍ］、０．８［μｍ］の場合の合計抵抗値Ｒｔｏ
ｔ及び電圧Ｖｂを求めると、表１のようになる。
ウエルＰｗｅｌｌの深さｄｗの事例として、ｄ１＝０．
４［μｍ］、０．８［μｍ］の場合の合計抵抗値Ｒｔｏ
ｔ及び電圧Ｖｂを求めると、表１のようになる。
【００４５】表１を参照すると、本発明のｄ１＞ｄｗに
おいては、寄生ＢＪＴのトリガ電圧Ｖｔｒｉｇが０．５
［ｖ］の場合には、絶縁用溝Ｔｄの深さｄ１が１．２
［μｍ］で、電圧Ｖｂ＞トリガ電圧Ｖｔｒｉｇとなる。
トリガ電圧Ｖｔｒｉｇが０．６［ｖ］の場合でも、絶縁
用溝Ｔｄの深さｄ１が１．６［μｍ］あれば、電圧Ｖｂ
＞トリガ電圧Ｖｔｒｉｇとなる。このように、絶縁用溝
Ｔｄの深さｄ１を、Ｐ型ウエルＰｗｅｌｌの深さｄｗを
越えてＰ型基板Ｐｓｕｂに達するように深く形成するこ
とにより、寄生ＢＪＴを確実に動作させることができ
る。
おいては、寄生ＢＪＴのトリガ電圧Ｖｔｒｉｇが０．５
［ｖ］の場合には、絶縁用溝Ｔｄの深さｄ１が１．２
［μｍ］で、電圧Ｖｂ＞トリガ電圧Ｖｔｒｉｇとなる。
トリガ電圧Ｖｔｒｉｇが０．６［ｖ］の場合でも、絶縁
用溝Ｔｄの深さｄ１が１．６［μｍ］あれば、電圧Ｖｂ
＞トリガ電圧Ｖｔｒｉｇとなる。このように、絶縁用溝
Ｔｄの深さｄ１を、Ｐ型ウエルＰｗｅｌｌの深さｄｗを
越えてＰ型基板Ｐｓｕｂに達するように深く形成するこ
とにより、寄生ＢＪＴを確実に動作させることができ
る。
【００４６】これに対して、従来のｄ１＜ｄｗにおいて
は、絶縁用溝Ｔｓの深さｄ１が０．８［μｍ］で、電圧
Ｖｂはたかだか０．１０５［ｖ］であり、寄生ＢＪＴの
トリガ電圧Ｖｔｒｉｇが例えば０．５［ｖ］の場合で
も、遙かに及ばない。即ち、電圧Ｖｂ＜トリガ電圧Ｖｔ
ｒｉｇである。したがって、このままでは従来の浅い絶
縁用溝、即ちＳＴＩでは、寄生ＢＪＴを動作させること
はできない。したがって、例えば、絶縁用溝Ｔｓの深さ
ｄ１が０．８［μｍ］で寄生ＢＪＴをトリガさせるため
に、Ｖｂ＝Ｖｔｒｉｇ＝０．５［ｖ］を満たそうとする
場合には、絶縁用溝Ｔｓの幅ｂ１は６．２５［μｍ］必
要になる。これは、本発明の絶縁用溝Ｔｄの幅ｂ１（＝
０．５［μｍ］）に対して、１２．５倍のレイアウト面
積が必要になることを意味している。
は、絶縁用溝Ｔｓの深さｄ１が０．８［μｍ］で、電圧
Ｖｂはたかだか０．１０５［ｖ］であり、寄生ＢＪＴの
トリガ電圧Ｖｔｒｉｇが例えば０．５［ｖ］の場合で
も、遙かに及ばない。即ち、電圧Ｖｂ＜トリガ電圧Ｖｔ
ｒｉｇである。したがって、このままでは従来の浅い絶
縁用溝、即ちＳＴＩでは、寄生ＢＪＴを動作させること
はできない。したがって、例えば、絶縁用溝Ｔｓの深さ
ｄ１が０．８［μｍ］で寄生ＢＪＴをトリガさせるため
に、Ｖｂ＝Ｖｔｒｉｇ＝０．５［ｖ］を満たそうとする
場合には、絶縁用溝Ｔｓの幅ｂ１は６．２５［μｍ］必
要になる。これは、本発明の絶縁用溝Ｔｄの幅ｂ１（＝
０．５［μｍ］）に対して、１２．５倍のレイアウト面
積が必要になることを意味している。
【００４７】本発明のように、絶縁用溝Ｔｄの深さｄ１
をＰ型ウエルＰｗｅｌｌの深さｄｗを越えてＰ型基板Ｐ
ｓｕｂに達するように深く形成する深い溝分離Ｔｄ、即
ちＤＴＩとすることによって、狭いレイアウト面積で
も、寄生ＢＪＴをトリガさせ、ＥＳＤ保護を確実に行う
ことができる。また、絶縁用溝Ｔｄを深くするだけでよ
いから、製造プロセスにおいて、何らのプロセスも追加
する必要がない。
をＰ型ウエルＰｗｅｌｌの深さｄｗを越えてＰ型基板Ｐ
ｓｕｂに達するように深く形成する深い溝分離Ｔｄ、即
ちＤＴＩとすることによって、狭いレイアウト面積で
も、寄生ＢＪＴをトリガさせ、ＥＳＤ保護を確実に行う
ことができる。また、絶縁用溝Ｔｄを深くするだけでよ
いから、製造プロセスにおいて、何らのプロセスも追加
する必要がない。
【００４８】図４は本発明の第２の実施の形態に係る、
ＮＭＯＳ型のＥＳＤ保護用トランジスタを示す図であ
る。図４（ａ）は、このＮＭＯＳトランジスタの上面図
を、同図（ｂ）はそのｘ−ｘ線の断面を、それぞれ模式
的に示す図である。
ＮＭＯＳ型のＥＳＤ保護用トランジスタを示す図であ
る。図４（ａ）は、このＮＭＯＳトランジスタの上面図
を、同図（ｂ）はそのｘ−ｘ線の断面を、それぞれ模式
的に示す図である。
【００４９】この図４の第２の実施に形態においては、
深い絶縁用分離溝Ｔｄを、ｎ+のドレイン領域とコンタ
クトからなるドレインＤや、ｎ+ソース領域とコンタク
トからなるソースＳ、及びその間のチャネル領域を取り
囲むように、形成している。また、深い絶縁用分離溝Ｔ
ｄの外側に、ｐ+基板コンタクト領域とコンタクトから
なる基板コンタクトＣｓｕｂが配置されている。
深い絶縁用分離溝Ｔｄを、ｎ+のドレイン領域とコンタ
クトからなるドレインＤや、ｎ+ソース領域とコンタク
トからなるソースＳ、及びその間のチャネル領域を取り
囲むように、形成している。また、深い絶縁用分離溝Ｔ
ｄの外側に、ｐ+基板コンタクト領域とコンタクトから
なる基板コンタクトＣｓｕｂが配置されている。
【００５０】この深い絶縁用分離溝Ｔｄの配置形状は、
ドレインＤ、ソースＳ、及びチャネル領域をリング状に
取り囲むような形状とされたガードリングとなってい
る。例えば、４角形状でも良く、円形状でも良い。この
絶縁用分離溝Ｔｄの配置形状は、他の実施の形態におい
ても、同様の形状とすることができる。なお、図４で
は、１フィンガーゲート型の例で示したが、ドレインＤ
を間に挟んでその両側に２つのゲートを配置し、さらに
その外側に２つのソースを配置した２フィンガーゲート
型のＧＧ型ＭＯＳトランジスタとすることもできる。
ドレインＤ、ソースＳ、及びチャネル領域をリング状に
取り囲むような形状とされたガードリングとなってい
る。例えば、４角形状でも良く、円形状でも良い。この
絶縁用分離溝Ｔｄの配置形状は、他の実施の形態におい
ても、同様の形状とすることができる。なお、図４で
は、１フィンガーゲート型の例で示したが、ドレインＤ
を間に挟んでその両側に２つのゲートを配置し、さらに
その外側に２つのソースを配置した２フィンガーゲート
型のＧＧ型ＭＯＳトランジスタとすることもできる。
【００５１】このように、ガードリング状に取り囲むよ
うに、深い絶縁用溝Ｔｄを形成しているから、更に、Ｅ
ＳＤ保護性能を向上することができる。
うに、深い絶縁用溝Ｔｄを形成しているから、更に、Ｅ
ＳＤ保護性能を向上することができる。
【００５２】図５は、本発明の第３の実施の形態に係
る、ＮＭＯＳ型のＥＳＤ保護用トランジスタの断面を模
式的に示す図である
る、ＮＭＯＳ型のＥＳＤ保護用トランジスタの断面を模
式的に示す図である
【００５３】この図５の第３の実施に形態においては、
深い絶縁用分離溝Ｔｄの配置形状を、ドレインＤ、ソー
スＳ、及びチャネル領域をリング状に取り囲むような形
状としている点では、図４の第２の実施の形態と同様で
ある。
深い絶縁用分離溝Ｔｄの配置形状を、ドレインＤ、ソー
スＳ、及びチャネル領域をリング状に取り囲むような形
状としている点では、図４の第２の実施の形態と同様で
ある。
【００５４】図５の第３の実施に形態においては、深い
絶縁用分離溝Ｔｄの外側に配置される、基板コンタクト
領域とコンタクトからなる基板コンタクトＣｓｕｂが、
Ｐ型ウエルＰｗｅｌｌとして不純物導入が行われなかっ
たＰ型基板Ｐｓｕｂに設けられている。
絶縁用分離溝Ｔｄの外側に配置される、基板コンタクト
領域とコンタクトからなる基板コンタクトＣｓｕｂが、
Ｐ型ウエルＰｗｅｌｌとして不純物導入が行われなかっ
たＰ型基板Ｐｓｕｂに設けられている。
【００５５】即ち、Ｐ型ウエルＰｗｅｌｌは、ＭＯＳト
ランジスタ動作を行うために高濃度領域である必要があ
る、ドレインＤ、ソースＳ、及びチャネル領域のみ形成
されている。一方、基板コンタクトＣｓｕｂは低濃度で
もその機能に支障がないことから、Ｐ型基板Ｐｓｕｂに
直接設けられるように構成されている。
ランジスタ動作を行うために高濃度領域である必要があ
る、ドレインＤ、ソースＳ、及びチャネル領域のみ形成
されている。一方、基板コンタクトＣｓｕｂは低濃度で
もその機能に支障がないことから、Ｐ型基板Ｐｓｕｂに
直接設けられるように構成されている。
【００５６】この構成とするためには、製造プロセスに
おいて、基板コンタクト領域にマスクを１枚追加するこ
とにより形成することができるから、比較的容易であ
る。
おいて、基板コンタクト領域にマスクを１枚追加するこ
とにより形成することができるから、比較的容易であ
る。
【００５７】この構成によって、Ｐ型ウエルＷｅｌｌの
抵抗Ｒｗの一部が、Ｐ型基板Ｐｓｕｂの抵抗Ｒｓｕｂに
置き換えられるから、寄生ＢＪＴを動作させるように機
能する合計抵抗値Ｒｔｏｔを更に大きくすることがで
き、寄生ＢＪＴのベースに印加される電圧Ｖｂを高くす
ることができる。したがって、ＥＳＤ保護性能を一層向
上することができる。
抵抗Ｒｗの一部が、Ｐ型基板Ｐｓｕｂの抵抗Ｒｓｕｂに
置き換えられるから、寄生ＢＪＴを動作させるように機
能する合計抵抗値Ｒｔｏｔを更に大きくすることがで
き、寄生ＢＪＴのベースに印加される電圧Ｖｂを高くす
ることができる。したがって、ＥＳＤ保護性能を一層向
上することができる。
【００５８】図６は、本発明の第４の実施の形態に係
る、負極性のサージに対応することができるＰＭＯＳ型
のＥＳＤ保護用トランジスタの断面を模式的に示す図で
ある。
る、負極性のサージに対応することができるＰＭＯＳ型
のＥＳＤ保護用トランジスタの断面を模式的に示す図で
ある。
【００５９】この図６の第４の実施に形態においては、
Ｐ型基板Ｐｓｕｂに低濃度の第１層Ｎ型ウエルＮ-ｗｅ
ｌｌが形成される。この低濃度の第１層Ｎ型ウエルＮ-
ｗｅｌｌ中に、さらにそれよりは濃度の高い第２層Ｎ型
ウエルＮｗｅｌｌが形成され、Ｎ型の二重ウエル構造と
される。この第２層Ｎ型ウエルＮｗｅｌｌに、ＥＳＤ保
護用トランジスタであるＰＭＯＳトランジスタが形成さ
れることになる。
Ｐ型基板Ｐｓｕｂに低濃度の第１層Ｎ型ウエルＮ-ｗｅ
ｌｌが形成される。この低濃度の第１層Ｎ型ウエルＮ-
ｗｅｌｌ中に、さらにそれよりは濃度の高い第２層Ｎ型
ウエルＮｗｅｌｌが形成され、Ｎ型の二重ウエル構造と
される。この第２層Ｎ型ウエルＮｗｅｌｌに、ＥＳＤ保
護用トランジスタであるＰＭＯＳトランジスタが形成さ
れることになる。
【００６０】この第２層Ｎ型ウエル中にｐ+型のソース
領域とｐ+型のドレイン領域とが、チャネル領域を隔て
て形成される。このチャネル領域上には、絶縁膜を介し
てゲートＧが形成される。また、深い絶縁用分離溝Ｔｄ
を、ｐ+のドレイン領域とコンタクトからなるドレイン
Ｄや、ｐ+ソース領域とコンタクトからなるソースＳ、
及びその間のチャネル領域を取り囲むように、形成して
いる。また、深い絶縁用分離溝Ｔｄの外側に、ｎ+基板
コンタクト領域とコンタクトからなる基板コンタクトＣ
ｓｕｂが配置されている。
領域とｐ+型のドレイン領域とが、チャネル領域を隔て
て形成される。このチャネル領域上には、絶縁膜を介し
てゲートＧが形成される。また、深い絶縁用分離溝Ｔｄ
を、ｐ+のドレイン領域とコンタクトからなるドレイン
Ｄや、ｐ+ソース領域とコンタクトからなるソースＳ、
及びその間のチャネル領域を取り囲むように、形成して
いる。また、深い絶縁用分離溝Ｔｄの外側に、ｎ+基板
コンタクト領域とコンタクトからなる基板コンタクトＣ
ｓｕｂが配置されている。
【００６１】そして、深い絶縁用分離溝Ｔｄは、第２層
Ｎ型ウエルＮｗｅｌｌの厚みを越えて第１層Ｎ型ウエル
Ｎ-ｗｅｌｌに達する深さに形成される。但し、絶縁用
溝Ｔｄは、Ｐ型基板Ｐｓｕｂに達してはいけない。も
し、絶縁用溝Ｔｄの深さが、Ｐ型基板Ｐｓｕｂに達した
場合には、第２層Ｎ型ウエルＮｗｅｌｌとｎ+の基板コ
ンタクト領域とがその絶縁用溝Ｔｄによって分離（絶
縁）されてしまうことになってしまう。以上のことから
明らかなように、この実施の形態で、Ｎ型の二重ウエル
構造としているのは、このような絶縁用溝Ｔｄによる、
第２層Ｎ型ウエルＮｗｅｌｌとｎ+の基板コンタクト領
域とが分離されることを防ぎつつ、寄生ＢＪＴのトリガ
電圧Ｖｔｒｉｇを低下させるためである。
Ｎ型ウエルＮｗｅｌｌの厚みを越えて第１層Ｎ型ウエル
Ｎ-ｗｅｌｌに達する深さに形成される。但し、絶縁用
溝Ｔｄは、Ｐ型基板Ｐｓｕｂに達してはいけない。も
し、絶縁用溝Ｔｄの深さが、Ｐ型基板Ｐｓｕｂに達した
場合には、第２層Ｎ型ウエルＮｗｅｌｌとｎ+の基板コ
ンタクト領域とがその絶縁用溝Ｔｄによって分離（絶
縁）されてしまうことになってしまう。以上のことから
明らかなように、この実施の形態で、Ｎ型の二重ウエル
構造としているのは、このような絶縁用溝Ｔｄによる、
第２層Ｎ型ウエルＮｗｅｌｌとｎ+の基板コンタクト領
域とが分離されることを防ぎつつ、寄生ＢＪＴのトリガ
電圧Ｖｔｒｉｇを低下させるためである。
【００６２】このＰＭＯＳ型トランジスタにおいてもゲ
ートＧ，ソースＳ、及び基板コンタクトＣｓｕｂが電源
電位Ｖｄｄに接続され、ドレインＤに印加される負極性
サージに対してＥＳＤ保護を行う。その保護動作のメカ
ニズムは、Ｐ型であるか或いはＮ型であるかによる違い
だけで、基本的な動作は同じであるので、詳しい説明は
省略する。
ートＧ，ソースＳ、及び基板コンタクトＣｓｕｂが電源
電位Ｖｄｄに接続され、ドレインＤに印加される負極性
サージに対してＥＳＤ保護を行う。その保護動作のメカ
ニズムは、Ｐ型であるか或いはＮ型であるかによる違い
だけで、基本的な動作は同じであるので、詳しい説明は
省略する。
【００６３】この第４の実施の形態では、Ｐ型ＭＯＳト
ランジスタによって、負極性のサージに対して、寄生Ｂ
ＪＴを動作し易くでき、ＥＳＤ保護性能を向上すること
ができる。また、Ｎ型の二重ウエル構造としているた
め、低濃度である第１層Ｎ-型ｗｅｌｌの濃度を変える
ことにより、トリガ電圧Ｖｔｒｉｇを調整することもで
きる。
ランジスタによって、負極性のサージに対して、寄生Ｂ
ＪＴを動作し易くでき、ＥＳＤ保護性能を向上すること
ができる。また、Ｎ型の二重ウエル構造としているた
め、低濃度である第１層Ｎ-型ｗｅｌｌの濃度を変える
ことにより、トリガ電圧Ｖｔｒｉｇを調整することもで
きる。
【００６４】図７は、本発明の第５の実施の形態に係
る、ＰＭＯＳ型のＥＳＤ保護用トランジスタの断面を模
式的に示す図である。
る、ＰＭＯＳ型のＥＳＤ保護用トランジスタの断面を模
式的に示す図である。
【００６５】この図７の第５の実施の形態においては、
深い絶縁用分離溝Ｔｄの配置形状を、ドレインＤ、ソー
スＳ、及びチャネル領域をガードリング状に取り囲むよ
うな形状としている点、Ｎ型の二重ウエル構造としてい
る点では、図６の第４の実施の形態と同様である。
深い絶縁用分離溝Ｔｄの配置形状を、ドレインＤ、ソー
スＳ、及びチャネル領域をガードリング状に取り囲むよ
うな形状としている点、Ｎ型の二重ウエル構造としてい
る点では、図６の第４の実施の形態と同様である。
【００６６】図７の第５の実施に形態においては、深い
絶縁用分離溝Ｔｄの外側に配置される、基板コンタクト
領域とコンタクトからなる基板コンタクトＣｓｕｂが、
低濃度の第１層Ｎ型ウエルＮ-ｗｅｌｌに設けられてい
る。
絶縁用分離溝Ｔｄの外側に配置される、基板コンタクト
領域とコンタクトからなる基板コンタクトＣｓｕｂが、
低濃度の第１層Ｎ型ウエルＮ-ｗｅｌｌに設けられてい
る。
【００６７】即ち、第２層Ｎ型ウエルＮｗｅｌｌは、Ｍ
ＯＳトランジスタ動作を行うために高濃度領域である必
要がある、ドレインＤ、ソースＳ、及びチャネル領域の
み形成されており、基板コンタクトＣｓｕｂは低濃度で
もその機能に支障がないことから、第１層Ｎ型ウエルＮ
-ｗｅｌｌに直接設けられるように構成されている。
ＯＳトランジスタ動作を行うために高濃度領域である必
要がある、ドレインＤ、ソースＳ、及びチャネル領域の
み形成されており、基板コンタクトＣｓｕｂは低濃度で
もその機能に支障がないことから、第１層Ｎ型ウエルＮ
-ｗｅｌｌに直接設けられるように構成されている。
【００６８】この構成によって、第３の実施の形態の場
合と同様に、寄生ＢＪＴを動作させるように機能する合
計抵抗値Ｒｔｏｔを更に大きくすることができ、寄生Ｂ
ＪＴのベースに印加される電圧Ｖｂを高くすることがで
きる。したがって、ＥＳＤ保護性能を一層向上すること
ができる。
合と同様に、寄生ＢＪＴを動作させるように機能する合
計抵抗値Ｒｔｏｔを更に大きくすることができ、寄生Ｂ
ＪＴのベースに印加される電圧Ｖｂを高くすることがで
きる。したがって、ＥＳＤ保護性能を一層向上すること
ができる。
【００６９】
【発明の効果】請求項１記載のＩＣによれば、ドレイン
領域と基板コンタクト領域との間に形成される絶縁用溝
を、そのドレイン領域などが形成されるＰ型ウエルの厚
みより深くし、Ｐ型基板に達するように構成するから、
寄生ＢＪＴのベース抵抗を増大させ、チャージ入力時に
ベース電圧が上がりやすくなるので、ＥＳＤ保護用トラ
ンジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性
能を向上することができる。
領域と基板コンタクト領域との間に形成される絶縁用溝
を、そのドレイン領域などが形成されるＰ型ウエルの厚
みより深くし、Ｐ型基板に達するように構成するから、
寄生ＢＪＴのベース抵抗を増大させ、チャージ入力時に
ベース電圧が上がりやすくなるので、ＥＳＤ保護用トラ
ンジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性
能を向上することができる。
【００７０】また、ドレイン領域と基板コンタクト領域
間の耐圧を確保するために通常設けられる浅い絶縁用溝
を、より深くすればよい。したがって、抵抗値を増加さ
せるためにＥＳＤ保護用トランジスタの面積をほとんど
増大させることもなく、また、そのためのプロセスの追
加なども一切必要としないから、コストの増加もない。
間の耐圧を確保するために通常設けられる浅い絶縁用溝
を、より深くすればよい。したがって、抵抗値を増加さ
せるためにＥＳＤ保護用トランジスタの面積をほとんど
増大させることもなく、また、そのためのプロセスの追
加なども一切必要としないから、コストの増加もない。
【００７１】また、絶縁用溝の深さにより抵抗値を調整
することができるから、ＥＳＤ保護特性を所要の状態に
設定することが容易である。
することができるから、ＥＳＤ保護特性を所要の状態に
設定することが容易である。
【００７２】請求項２記載のＩＣによれば、請求項１と
同様の効果を得ることができるほか、基板コンタクトを
Ｐ型基板に直接設けているから、更に抵抗を増加させ
て、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点電
圧を低くすることができる。
同様の効果を得ることができるほか、基板コンタクトを
Ｐ型基板に直接設けているから、更に抵抗を増加させ
て、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点電
圧を低くすることができる。
【００７３】請求項３記載のＩＣによれば、Ｐ型基板
に、低濃度の第１層Ｎウエルとそれより高い濃度の第２
層Ｎウエルからなる二重のＮ型ウエルを設け、絶縁用溝
を低濃度の第１層Ｎウエルまで達する深さに形成して、
Ｐ型ＭＯＳを用いたＥＳＤ保護用トランジスタを設けて
いる。したがって、このＰ型ＭＯＳトランジスタによっ
て、負極性のサージに対して、寄生ＢＪＴを動作し易く
でき、ＥＳＤ保護性能を向上することができる。また、
その他、請求項１と同様の効果を得ることができる。
に、低濃度の第１層Ｎウエルとそれより高い濃度の第２
層Ｎウエルからなる二重のＮ型ウエルを設け、絶縁用溝
を低濃度の第１層Ｎウエルまで達する深さに形成して、
Ｐ型ＭＯＳを用いたＥＳＤ保護用トランジスタを設けて
いる。したがって、このＰ型ＭＯＳトランジスタによっ
て、負極性のサージに対して、寄生ＢＪＴを動作し易く
でき、ＥＳＤ保護性能を向上することができる。また、
その他、請求項１と同様の効果を得ることができる。
【００７４】請求項４記載のＩＣによれば、請求項３と
同様の効果を得ることができるほか、基板コンタクトを
低濃度の第１層Ｎ型ウエルに直接設けているから、更に
抵抗を増加させて、ＥＳＤ保護用トランジスタの寄生Ｂ
ＪＴの動作点電圧を低くすることができる。
同様の効果を得ることができるほか、基板コンタクトを
低濃度の第１層Ｎ型ウエルに直接設けているから、更に
抵抗を増加させて、ＥＳＤ保護用トランジスタの寄生Ｂ
ＪＴの動作点電圧を低くすることができる。
【００７５】この請求項５記載のＩＣによれば、ＥＳＤ
保護用トランジスタのドレイン領域、チャネル領域及び
ソース領域を、例えばガードリング状に取り囲むよう
に、深い絶縁用溝を形成しているから、更に、ＥＳＤ保
護性能を向上することができる。
保護用トランジスタのドレイン領域、チャネル領域及び
ソース領域を、例えばガードリング状に取り囲むよう
に、深い絶縁用溝を形成しているから、更に、ＥＳＤ保
護性能を向上することができる。
【００７６】請求項６記載のＩＣによれば、ＥＳＤ保護
用トランジスタのゲート、ソース領域及び基板コンタク
ト領域をグランド電位に接続しているから、ドレイン領
域に印加される、正電位或いは負電位の静電気サージを
確実に吸収することができる。
用トランジスタのゲート、ソース領域及び基板コンタク
ト領域をグランド電位に接続しているから、ドレイン領
域に印加される、正電位或いは負電位の静電気サージを
確実に吸収することができる。
【００７７】請求項７記載のＩＣによれば、ドレイン領
域と基板コンタクト領域との間に形成される絶縁用溝の
深さが、ドレイン領域に入力された異常電圧により内部
回路又は保護用トランジスタが破壊される前にその保護
用トランジスタが導通する深さに設定されているから、
寄生ＢＪＴのベース抵抗を増大させ、チャージ入力時に
ベース電圧が上がりやすくなるので、ＥＳＤ保護用トラ
ンジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性
能を向上することができる。その他、請求項１と同様の
効果を得ることができる。
域と基板コンタクト領域との間に形成される絶縁用溝の
深さが、ドレイン領域に入力された異常電圧により内部
回路又は保護用トランジスタが破壊される前にその保護
用トランジスタが導通する深さに設定されているから、
寄生ＢＪＴのベース抵抗を増大させ、チャージ入力時に
ベース電圧が上がりやすくなるので、ＥＳＤ保護用トラ
ンジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性
能を向上することができる。その他、請求項１と同様の
効果を得ることができる。
【図１】第１の実施の形態に係る、ＮＭＯＳ型のＥＳＤ
保護用トランジスタの構造を模式的に示す図。
保護用トランジスタの構造を模式的に示す図。
【図２】第１の実施の形態におけるＮＭＯＳ型のＥＳＤ
保護用トランジスタの等価回路を示す図。
保護用トランジスタの等価回路を示す図。
【図３】図２のＮＭＯＳトランジスタのドレイン電圧−
ドレイン電流の特性曲線を示す図。
ドレイン電流の特性曲線を示す図。
【図４】第２の実施の形態に係る、ＮＭＯＳ型のＥＳＤ
保護用トランジスタの構造を模式的に示す図。
保護用トランジスタの構造を模式的に示す図。
【図５】第３の実施の形態に係る、ＮＭＯＳ型のＥＳＤ
保護用トランジスタの断面を模式的に示す図。
保護用トランジスタの断面を模式的に示す図。
【図６】第４の実施の形態に係る、ＰＭＯＳ型のＥＳＤ
保護用トランジスタの断面を模式的に示す図。
保護用トランジスタの断面を模式的に示す図。
【図７】第５の実施の形態に係る、ＰＭＯＳ型のＥＳＤ
保護用トランジスタの断面を模式的に示す図。
保護用トランジスタの断面を模式的に示す図。
【図８】従来のＧＧ型ＮＭＯＳトランジスタの構造を示
す図。
す図。
【図９】図８のＮＭＯＳトランジスタのドレイン電圧−
ドレイン電流の特性曲線を示す図。
ドレイン電流の特性曲線を示す図。
【符号の説明】
Ｓ ソース
Ｄ ドレイン
Ｇ ゲート
Ｃｓｕｂ 基板コンタクト
Ｔｄ 深い絶縁用溝
Ｔｓ 浅い絶縁用溝
Ｐｓｕｂ Ｐ型基板
Ｐｗｅｌｌ Ｐ型ウエル
Ｎ-ｗｅｌｌ 第１層Ｎ型ウエル
Ｎｗｅｌｌ 第２層Ｎ型ウエル
Claims (7)
- 【請求項１】 第１導電型基板に形成された第１導電型
ウエルと、 この第１導電型ウエル中に形成された第２導電型のソー
ス領域と、 前記第１導電型ウエル中に前記ソース領域とチャネル領
域を隔てて形成された第２導電型のドレイン領域と、 前記第１導電型ウエル中であって、少なくとも前記ドレ
イン領域に対して前記チャネル領域と逆側に形成された
第１導電型の基板コンタクト領域と、 前記チャネル領域の上方に絶縁して形成されたゲート
と、 少なくとも前記ドレイン領域と前記基板コンタクト領域
との間に、前記第１導電型ウエルの厚みを越えて前記第
１導電型基板に達する深さの絶縁用溝と、 を備えるＥＳＤ保護用トランジスタを有することを特徴
とする半導体集積回路装置。 - 【請求項２】 第１導電型基板に形成された第１導電型
ウエルと、 この第１導電型ウエル中に形成された第２導電型のソー
ス領域と、 前記第１導電型ウエル中に前記ソース領域とチャネル領
域を隔てて形成された第２導電型のドレイン領域と、 前記第１導電型基板中であって、少なくとも前記ドレイ
ン領域に対して前記チャネル領域と逆側に形成された第
１導電型の基板コンタクト領域と、 前記チャネル領域の上方に絶縁して形成されたゲート
と、 少なくとも前記ドレイン領域と前記基板コンタクト領域
との間に、前記第１導電型ウエルの厚みを越える深さの
絶縁用溝と、 を備えるＥＳＤ保護用トランジスタを有することを特徴
とする半導体集積回路装置。 - 【請求項３】 第１導電型基板に形成された第１層の第
２導電型ウエルと、 この第１層の第２導電型ウエル中に形成された第２層の
第２導電型ウエルと、 この第２層の第２導電型ウエル中に形成された第１導電
型のソース領域と、前記第２層の第２導電型ウエル中に
前記ソース領域とチャネル領域を隔てて形成された第１
導電型のドレイン領域と、 前記第２層の第２導電型ウエル中であって、少なくとも
前記ドレイン領域に対して前記チャネル領域と逆側に形
成された第２導電型の基板コンタクト領域と、 前記チャネル領域の上方に絶縁して形成されたゲート
と、 少なくとも前記ドレイン領域と前記基板コンタクト領域
との間に、前記第２層の第２導電型ウエルの厚みを越え
て前記第１層の第２導電型ウエルに達する深さの絶縁用
溝と、 を備えるＥＳＤ保護用トランジスタを有することを特徴
とする半導体集積回路装置。 - 【請求項４】 第１導電型基板に形成された第１層の第
２導電型ウエルと、 この第１層の第２導電型ウエル中に形成された第２層の
第２導電型ウエルと、 この第２層の第２導電型ウエル中に形成された第１導電
型のソース領域と、 前記第２層の第２導電型ウエル中に前記ソース領域とチ
ャネル領域を隔てて形成された第１導電型のドレイン領
域と、 前記第１層の第２導電型ウエル中であって、少なくとも
前記ドレイン領域に対して前記チャネル領域と逆側に形
成された第２導電型の基板コンタクト領域と、 前記チャネル領域の上方に絶縁して形成されたゲート
と、 少なくとも前記ドレイン領域と前記基板コンタクト領域
との間に、前記第２層の第２導電型ウエルの厚みを越え
る深さの絶縁用溝と、 を備えるＥＳＤ保護用トランジスタを有することを特徴
とする半導体集積回路装置。 - 【請求項５】 前記絶縁用溝は、前記ドレイン領域、前
記チャネル領域及び前記ソース領域を取り囲むように形
成されていることを特徴とする、請求項１〜４のいずれ
かに記載された半導体集積回路装置。 - 【請求項６】 前記ゲート、前記ソース領域及び基板コ
ンタクト領域はそれぞれグランド電位に接続されている
ことを特徴とする、請求項１〜５のいずれかに記載され
た半導体集積回路装置。 - 【請求項７】 半導体基板上に高濃度化されて形成され
た第１導電型ウエルと、この第１導電型ウエル中に形成
された第２導電型のソース領域と、前記第１導電型ウエ
ル中に前記ソース領域とチャネル領域を隔てて形成され
た第２導電型のドレイン領域と、前記チャネル領域の上
方に絶縁して形成されたゲートと、前記第１導電型ウエ
ル中であって、少なくとも前記ドレイン領域に対して前
記チャネル領域と逆側に形成された第１導電型の基板コ
ンタクト領域とを含んで構成されるトランジスタと、 少なくとも前記ドレイン領域と前記基板コンタクト領域
との間に、設けられた絶縁用溝と、 前記ドレイン領域につながる内部回路と、を有する半導
体集積回路装置であって、 前記絶縁用溝の深さが、前記ドレイン領域に入力された
異常電圧により前記内部回路又は前記トランジスタが破
壊される前に前記トランジスタが導通する深さに設定さ
れていることを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056899A JP3888912B2 (ja) | 2002-03-04 | 2002-03-04 | 半導体集積回路装置 |
| US10/377,477 US6670678B2 (en) | 2002-03-04 | 2003-02-28 | Semiconductor device having ESD protective transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056899A JP3888912B2 (ja) | 2002-03-04 | 2002-03-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003258200A true JP2003258200A (ja) | 2003-09-12 |
| JP3888912B2 JP3888912B2 (ja) | 2007-03-07 |
Family
ID=27800103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002056899A Expired - Fee Related JP3888912B2 (ja) | 2002-03-04 | 2002-03-04 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6670678B2 (ja) |
| JP (1) | JP3888912B2 (ja) |
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| KR101207919B1 (ko) | 2011-11-30 | 2012-12-04 | 숭실대학교산학협력단 | 결합형 트랜지스터 및 그 제조 방법 |
| US9865588B2 (en) | 2014-05-30 | 2018-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| US10700053B2 (en) | 2017-07-25 | 2020-06-30 | Lapis Semiconductor Co., Ltd. | Electrostatic protection element |
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| US20050184794A1 (en) * | 2004-02-10 | 2005-08-25 | Summit Microelectronics, Inc. | Active DC output control for active control of leakage in small geometry integrated circuits |
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