JP2008098276A

JP2008098276A - 半導体装置及びその製造方法

Info

Publication number: JP2008098276A
Application number: JP2006276254A
Authority: JP
Inventors: Tetsuya Komoguchi; 徹哉菰口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-10-10
Filing date: 2006-10-10
Publication date: 2008-04-24

Abstract

【課題】ＭＯＳ型ＥＳＤ保護素子においてＰＮ接合部へのシリサイド拡散侵入を抑制し、接合リークの増大を低減できる半導体装置及びその製造方法を提供する。
【解決手段】バラスト抵抗領域において第１導電型の半導体基板１０の表層部に第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域１３ｂが形成され、バラスト抵抗領域を除く領域において低濃度不純物領域を挟むように半導体基板の表層部において互いに離間して低濃度不純物領域より深く、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域１７が形成され、バラスト抵抗領域を除く領域においてバラスト抵抗領域を挟むように高濃度不純物領域の表面に互いに離間して一対のシリサイド層２０が形成され、シリサイド層のバラスト抵抗領域側の端部の位置が高濃度不純物領域及び低濃度不純物領域の境界の位置よりもバラスト抵抗領域と反対の側に離間して位置している。
【選択図】図２

Description

本発明は半導体装置及びその製造方法に関し、特に、ＭＯＳ型のＥＳＤ保護素子を有する半導体装置及びその製造方法に関する。

従来、半導体集積回路中の回路素子を静電気放電（以下、ＥＳＤ（Electro Static Discharge））から保護するために、ダイオードまたは抵抗素子からなる静電気放電保護素子が使われてきた。そして近年、ＣＭＯＳ集積回路中に設けられるＥＳＤ保護素子は、ダイオードまたは抵抗素子からなるＥＳＤ保護素子から、これらの保護素子よりも低抵抗で放電能力が高い寄生バイポーラ動作を利用したＭＯＳ（Metal-Oxide-Semiconductor）型のＥＳＤ保護素子に置き換わってきた。ＭＯＳ型のＥＳＤ保護素子は、ＭＯＳＦＥＴ（Field Effect Transistor）のスナップバック現象を利用した保護素子である。

寄生バイポーラ動作を利用したＭＯＳ型ＥＳＤ保護素子においても、その電流を流せる能力には限界があり、保護素子の幅を４００〜８００μｍ程度まで広くしないと、保護性能が要求水準を満たさない場合が多い。

しかし、通常、集積回路においては、ボンディングパッドの配置等によりレイアウトが制約され、ＭＯＳ型ＥＳＤ保護素子を規定の領域内に収めなければならないことが多い。
このため、ＭＯＳ型ＥＳＤ保護素子を単一の素子としてではなく、幅が１０〜５０μｍ程度のフィンガーと呼ばれる小型のＭＯＳＦＥＴを複数個配列して相互に接続する構成とすることで、ＭＯＳ型ＥＳＤ保護素子を規定の領域内に効率的に配置する方法が採用されている。

図１１は、上記の従来例に係るスナップバック現象を利用した入力保護機能を有するＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの構成を示す平面図である。
また、図１２は図１１におけるＡ−Ａ’における断面と等価回路を示す模式図である。
Ｐ型のシリコン基板１０２上に、ゲート絶縁膜１０３ａを介して、一方向に延びた複数本のゲート電極１０３が相互に並行に設けられている。
ゲート電極１０３の直下のシリコン基板１０２の表層部がチャネル形成領域１０４となっており、ゲート電極１０３の両側部におけるシリコン基板１０２の表層部（チャネル形成領域１０４間におけるシリコン基板１０２の表層部）がソース領域１０５またはドレイン領域１０６となっており、ソース領域１０５とドレイン領域１０６とが交互に配置されている。

図１２に示すように、上記のような構成により複数のＭＯＳＦＥＴ１１１が形成され、相互に隣接するＭＯＳＦＥＴ１１１間でソース領域またはドレイン領域が共通化されている。
そして、ソース領域１０５及びドレイン領域１０６の表面には、ゲート電極１０３が延びる方向に沿って、複数のコンタクト１０７が１列に配列されている。
また、ラッチアップを防止することを目的として、上記の複数のＭＯＳＦＥＴ１１１を囲むようにシリコン基板１０２の表面にＰ^＋領域からなるガードリング１０８が設けられている。
上記のガードリング１０８とソース領域１０５に接続するコンタクト１０７が接地配線１０９に接続されている。
さらに、ドレイン領域１０６の表面に形成されたコンタクト１０７には、入力パッド１１０が接続されている。
上記のようにして、ＭＯＳ型ＥＳＤ保護素子１０１ａが構成されている。各ゲート電極１０３に対応するＭＯＳＦＥＴはフィンガーとも称せられ、複数個のフィンガーからなるマルチフィンガーでＭＯＳ型ＥＳＤ保護素子が構成されている。

図１３は、上記のＭＯＳ型ＥＳＤ保護素子の動作特性を示すグラフ図であり、横軸は入力パッドから保護素子に印加される電圧を示し、縦軸は保護素子に流れる電流を示す。

次に、図１１〜図１３を参照して、上記のＭＯＳ型ＥＳＤ保護素子１０１の動作について説明する。
電流サージが入力パッド１１０に入力されたときに、この電流サージがコンタクト１０７を介してドレイン領域１０６に流れ込み、ドレイン電圧が上昇する。ドレイン電圧が、図１３に示す電圧Ｖｔ０で示す電圧以上になると、ドレイン領域１０６とチャネル形成領域１０４との間のＰＮ接合においてアバランシェブレークダウンが始まり、基板電流が流れる。
このとき、各フィンガーのソース領域１０５はエミッタとなり、ガードリング１０８を含むＰ型のシリコン基板１０２はベースとなり、ドレイン領域１０６はコレクタとなる寄生バイポーラが形成される。
シリコン基板１０２内を流れる電流により、シリコン基板１０２内において、この電流とシリコン基板１０２の抵抗との積に相当する電位差が生じ、シリコン基板１０２におけるソース領域１０５の底面付近の電位が、ガードリング１０８に対して上昇する。

図１３に示すように、ＭＯＳ型ＥＳＤ保護素子１０１に印加する電圧が電圧Ｖｔ１になると、ガードリング１０８に対するソース領域１０５の底面付近の電位が、ソース領域１０５とチャネル形成領域１０４との間のＰＮ接合を順バイアスする程度、例えば０．７Ｖ程度となり、このＰＮ接合が順バイアスされて電流がさらに流れるようになり、寄生バイポーラが導通して、低抵抗状態になる。この結果、より大きな電流が流れるようになる。この現象をスナップバックといい、電圧Ｖｔ１をスナップバック開始電圧またはトリガ電圧という。

なお、図１３に示すようなＩ−Ｖ測定は通常の電流−電圧測定装置では、その電流継続時間が長く、スナップバック状態に入る前に破壊されてしまうので、通常ＴＬＰ（Transmission Line Pulse）装置を用いて、継続時間１００ｎ秒程度の短形電流波形を試験中のＭＯＳ型ＥＳＤ保護装置に加えて、その電圧及び電流の変化から、ＥＳＤ保護装置の電流値及び電圧値を読み取るものである。

複数個のフィンガー（マルチフィンガー）からなるＭＯＳ型ＥＳＤ保護素子においては、フィンガー毎に動作が異なる。この動作の差は、基板抵抗の差によるものとして説明できる。つまり、各々のフィンガーからみたグラウンド電極までの距離が異なるので、基板抵抗、即ち、寄生バイポーラトランジスタのベース抵抗が各々異なり、結果的にアバランシェブレークダウン後の電荷蓄積により、各ＭＯＳＦＥＴのソース領域とチャネル形成領域との接合領域で形成される局部的な電圧に差が生じてしまう。

これにより、各寄生バイポーラトランジスタがスナップバック電圧に到達するタイミングが異なり、各寄生バイポーラトランジスタがターンオンされるタイミングが異なる。実際には図１１及び図１２に示すように、基板電位がフィンガー相互の電流とカップリングしていたり、各フィンガーにおける３次元的な電流ルート、フィンガー内部の幅方向での基板抵抗によって基板抵抗が異なっていたりしており、フィンガー間において基板抵抗が異なる原因には、複雑な要因が存在する。

フィンガーのドレイン側ＰＮ接合、即ち、ドレイン領域とチャネル形成領域との間のＰＮ接合に電流が流れた場合、フィンガー内における電位差のうちこのＰＮ接合部分での電位差が大半を占めるため、主として、このＰＮ接合領域において発熱する。電流と接合温度との間には正の相関関係があり、温度が高くなればなるほど電流が増加する。

つまり、プロセスのばらつき及び構造等に起因して電流が一部のフィンガーに集中するか、フィンガー内においてコンタクト抵抗及びドレイン抵抗等のばらつきがあり、特定のフィンガーまたはフィンガー内の特定の領域に電流が集中すると、それがきっかけになり、その電流が集中したフィンガーまたはフィンガー内の領域のＰＮ接合が発熱して温度が上昇し、さらに電流量が増すという正のフィードバックが生じて、ついには発熱部分が溶融する。このため、その他のフィンガーがターンオンする前に最初にターンオンしたフィンガーが破壊されてしまい、マルチフィンガー構造が活かせない。

上記の対策として、ドレイン領域の抵抗をＥＳＤ保護素子の部分だけ高くすることが行われ、このためには各ＭＯＳＦＥＴにバラスト抵抗を付加する。
図１４は上記のバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの構成を示す平面図である。
バラスト抵抗となるシリサイドブロック領域１１２を各フィンガーに付加することにより、各フィンガー単体での破壊電圧Ｖｔ２がスナップバック開始電圧Ｖｔ１よりも高くなるように、即ち、Ｖｔ１＜Ｖｔ２となるように、ドレイン領域の抵抗を調節する。

図１３において、線１１２の傾きと線１１３の傾きとの差がバラスト抵抗であり、バラスト抵抗の大部分は例えばドレイン領域の抵抗である。つまり、マルチフィンガー構造のＭＯＳ型ＥＳＤ保護素子では、全てのフィンガーについて、破壊電圧Ｖｔ２の最小値がスナップバック電圧Ｖｔ１の最大値よりも大きくなるように保護素子のバラスト抵抗を高く調整することで、全てのフィンガーをスナップバックさせることができる。これにより、高い保護性能を確保することができる。即ち、バラスト抵抗を高くすれば、それだけ、確実にすべてのフィンガーをスナップバックさせることができる。
ドレイン領域にバラスト抵抗を付加する方法としては、ドレイン領域にシリサイド層を形成しない領域、即ち、シリサイドブロッキング領域を設ける方法がある。

図１５は図１４中のＢ−Ｂ’における断面図である。
Ｐ型のシリコン基板１０２上に、ゲート絶縁膜１０３ａを介してゲート電極１０３が形成されており、ゲート電極１０３の両側部にサイドウォール絶縁膜１２１が形成されている。
ゲート電極１０３の直下のシリコン基板１０２の表層部がチャネル形成領域１０４となっており、ゲート電極１０３及びサイドウォール絶縁膜１２１の両側部におけるシリコン基板１０２の表層部がＮ型の導電性不純物を高濃度に含有するソース領域１０５またはドレイン領域１０６となっている。また、サイドウォール絶縁膜１２１の下部におけるシリコン基板１０２の表層部にソース領域１０５及びドレイン領域１０６よりも導電性不純物を低濃度に含有するエクステンション領域１２０ａが形成されている。

また、ソース領域１０５、ドレイン領域１０６及びゲート電極１０３の表面には、高融点金属シリサイド層１２２が形成されて、低抵抗化されている。
ここで、ドレイン領域１０６を分断するように設けられたバラスト抵抗となるシリサイドブロック領域１１２においては、シリサイドブロック層１１２ａが設けられており、上記の高融点金属シリサイド層１２２が形成されておらず、さらに導電性不純物を高濃度に含有するソース領域１０６は形成されずに、エクステンション領域１２０ａと同様の導電性不純物を低濃度に含有する低濃度不純物領域１２０ｂが形成されている。

上記の構成全体を被覆して酸化シリコンなどの層間絶縁膜１２３が形成され、ソース領域１０５、ドレイン領域１０６、ゲート電極１０３に達するコンタクトホール１０７が開口され、コンタクトホール１０７内に埋め込まれたプラグと一体にして上層配線１２４ａ，１２４ｂが形成されている。

上記のバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの形成方法について図１６及び１７を参照して説明する。
まず、図１６（ａ）に示すように、Ｐ型のシリコン基板１０２上に、ゲート絶縁膜１０３ａを介してゲート電極１０３を形成する。
次に、ゲート電極１０３をマスクとしてＮ型の導電性不純物をイオン注入し、低濃度不純物領域１２０を形成する。

次に、図１６（ｂ）に示すように、全面に窒化シリコン膜を形成し、エッチバックすることでゲート電極１０３の両側部にサイドウォール絶縁膜１２１を形成する。
このとき、バラスト抵抗を形成する領域においても上記の窒化シリコンを残すようにパターン加工することで、シリサイドブロック層１１２ａを形成する。

次に、図１７（ａ）に示すように、ゲート電極１０３及びシリサイドブロック層１１２ａをマスクとしてＮ型の導電性不純物をイオン注入し、ソース領域１０５及びドレイン領域１０６を形成する。
上記のイオン注入により、サイドウォール絶縁膜１２１の下部であって、ソース領域１０５及びドレイン領域１０６のチャネル形成領域側における低濃度不純物領域はエクステンション領域１２０ａとなる。
また、シリサイドブロック層１１２ａが形成された領域では、上記のイオン注入はされないので、低濃度不純物領域１２０ｂのみが形成された領域となる。

次に、図１７（ｂ）に示すように、スパッタリング法などによりソース領域１０５、ドレイン領域１０６及びゲート電極１０３の表面を被覆して、全面にＣｏ，Ｎｉなどの高融点金属層を形成し、熱処理などによりシリサイド化させて、ソース領域１０５、ドレイン領域１０６及びゲート電極１０３の表面に自己整合的に高融点金属シリサイド層１２２を形成する。
上記において、高融点金属層はサイドウォール絶縁膜１２１上とシリサイドブロック層１１２ａ上にも成膜されるが、シリコンと接していないので熱処理を経てもシリサイドされずに高融点金属のまま残されており、熱処理の後に未反応の高融点金属層を除去する。

次に、上記の構成全体を被覆して酸化シリコンなどの層間絶縁膜１２３を形成し、ソース領域１０５、ドレイン領域１０６、ゲート電極１０３に達するコンタクトホール１０７を開口し、上層配線１２４ａ，１２４ｂを形成して、図１５に示す構成とする。

しかしながら、上記の図１５に示すバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴにおいては、自己整合的に高融点金属シリサイド層が形成された領域と形成されていない領域の境界と、不純物を高濃度に含有するドレイン領域１０６と低濃度に含有する低濃度不純物領域１２０ｂの境界が、シリサイドブロック層１１２ａという同一のマスクで決定されているので非常に近い位置に存在していることから、図１５中の矢印で示すように、接合深さの浅い低濃度不純物領域１２０ｂのＰＮ接合部に高融点金属シリサイド層からシリサイドが拡散して侵入し、接合リークを増大させる問題があった。

本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、バラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子において、接合深さの浅い低濃度不純物領域のＰＮ接合部への高融点金属シリサイド層からシリサイドの拡散を抑制して接合リークの増大を低減できる半導体装置及びその製造方法を提供することである。

本発明の半導体装置は、半導体基板のチャネル形成領域にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の両側部における前記半導体基板の表層部にソース領域及びドレイン領域が形成されてなる電界効果トランジスタのドレイン領域に接続してバラスト抵抗が形成された半導体装置であって、第１導電型の半導体基板と、前記バラスト抵抗領域において、前記半導体基板の表層部に形成され、第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域と、前記バラスト抵抗領域を除く領域において、前記低濃度不純物領域を挟むように前記半導体基板の表層部において互いに離間して前記低濃度不純物領域より深く形成され、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域と、少なくとも前記バラスト抵抗領域を除く領域において、前記バラスト抵抗領域を挟むように前記高濃度不純物領域の表面に互いに離間して形成された一対のシリサイド層とを有し、前記シリサイド層の前記バラスト抵抗領域側の端部の位置が、前記高濃度不純物領域及び前記低濃度不純物領域の境界の位置よりも前記バラスト抵抗領域と反対の側に離間して位置していることを特徴とする。

上記の本発明の半導体装置は、電界効果トランジスタのドレイン領域に接続してバラスト抵抗が形成された半導体装置であり、バラスト抵抗領域において第１導電型の半導体基板の表層部に第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域が形成され、バラスト抵抗領域を除く領域において低濃度不純物領域を挟むように半導体基板の表層部において互いに離間して低濃度不純物領域より深く、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域が形成され、さらに、少なくともバラスト抵抗領域を除く領域においてバラスト抵抗領域を挟むように高濃度不純物領域の表面に互いに離間して一対のシリサイド層が形成されている。
ここで、シリサイド層のバラスト抵抗領域側の端部の位置が、高濃度不純物領域及び低濃度不純物領域の境界の位置よりもバラスト抵抗領域と反対の側に離間して位置している。

本発明の半導体装置の製造方法は、半導体基板のチャネル形成領域にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の両側部における前記半導体基板の表層部にソース領域及びドレイン領域が形成されてなる電界効果トランジスタのドレイン領域に接続してバラスト抵抗が形成された半導体装置の製造方法であって、前記バラスト抵抗領域における第１導電型の半導体基板の表層部に第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域を形成し、前記バラスト抵抗領域を除く領域における前記半導体基板の表層部に互いに離間して前記低濃度不純物領域より深く、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域を形成する工程と、少なくとも前記バラスト抵抗領域を除く領域において、前記バラスト抵抗領域を挟むように前記高濃度不純物領域の表面に互いに離間して一対のシリサイド層を形成する工程とを有し、前記シリサイド層を形成する工程において、前記シリサイド層の前記バラスト抵抗領域側の端部の位置が、前記高濃度不純物領域及び前記低濃度不純物領域の境界の位置よりも前記バラスト抵抗領域と反対の側に離間して位置するように形成することを特徴とする。

上記の本発明の半導体装置の製造方法は、電界効果トランジスタのドレイン領域に接続してバラスト抵抗が形成された半導体装置の製造方法であって、バラスト抵抗領域における第１導電型の半導体基板の表層部に第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域を形成し、バラスト抵抗領域を除く領域における前記半導体基板の表層部に互いに離間して低濃度不純物領域より深く、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域を形成する。
次に、少なくともバラスト抵抗領域を除く領域において、バラスト抵抗領域を挟むように高濃度不純物領域の表面に互いに離間して一対のシリサイド層を形成する。このとき、シリサイド層のバラスト抵抗領域側の端部の位置が、高濃度不純物領域及び低濃度不純物領域の境界の位置よりもバラスト抵抗領域と反対の側に離間して位置するように形成する。

本発明の半導体装置は、シリサイド層のバラスト抵抗領域側の端部の位置が、高濃度不純物領域及び低濃度不純物領域の境界の位置よりもバラスト抵抗領域と反対の側に離間して位置していることから、接合深さの浅い低濃度不純物領域のＰＮ接合部に高融点金属シリサイド層からシリサイドが拡散して侵入することが抑制され、接合リークの増大を低減できる。

本発明の半導体装置の製造方法は、シリサイド層のバラスト抵抗領域側の端部の位置が、高濃度不純物領域及び低濃度不純物領域の境界の位置よりもバラスト抵抗領域と反対の側に離間して位置するように形成することから、接合深さの浅い低濃度不純物領域のＰＮ接合部に高融点金属シリサイド層からシリサイドが拡散して侵入することを抑制し、接合リークの増大を低減できる半導体装置を製造できる。

以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。

第１実施形態
図１は、本実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの構成を示す平面図である。
また、図２は図１中のＸ−Ｘ’における断面図である。

例えば、Ｐ型のシリコン基板１０上に、ゲート絶縁膜１１を介してゲート電極１２が形成されており、ゲート電極１２の両側部にサイドウォール絶縁膜１８が形成されている。
例えば、ゲート電極１２の直下のシリコン基板１０の表層部がチャネル形成領域１０ａとなっており、ゲート電極１２及びサイドウォール絶縁膜１８の両側部におけるシリコン基板１０の表層部がＮ型の導電性不純物を高濃度に含有するソース領域１６またはドレイン領域１７となっている。また、サイドウォール絶縁膜１８の下部におけるシリコン基板１０の表層部にソース領域１６及びドレイン領域１７よりも浅く導電性不純物を低濃度に含有するエクステンション領域１３ａが形成されている。

また、例えば、ソース領域１６、ドレイン領域１７及びゲート電極１２の表面には、高融点金属シリサイド層２０が形成されて、低抵抗化されている。
上記のようにして、ＭＯＳ電界効果トランジスタが構成されている。

さらに、ドレイン領域１７を分断するようにバラスト抵抗ＢＲが形成されており、バラスト抵抗ＢＲ領域において、Ｐ型シリコン基板１０の表層部にＮ型の導電性不純物を低濃度に含有する低濃度不純物領域１３ｂが形成され、バラスト抵抗領域を除く領域において低濃度不純物領域１３ｂを挟むようにシリコン基板１０の表層部において互いに離間して低濃度不純物領域１３ｂより深く、Ｐ型の導電性不純物を高濃度に含有する一対の高濃度不純物領域１７が形成されている。
ここで、高濃度不純物領域１７は電界効果トランジスタのドレイン領域と同一の不純物領域である。また、低濃度不純物領域１３ｂは、電界効果トランジスタを構成するエクステンション領域１３ａと同一の不純物領域から構成されている。

さらに、少なくともバラスト抵抗ＢＲ領域を除く領域においてバラスト抵抗ＢＲ領域を挟むように高濃度不純物領域１７の表面に互いに離間して一対の高融点金属シリサイド層２０が形成されている。上記の高融点金属シリサイド層２０は、電界効果トランジスタのドレイン領域１７の表面に形成された高融点金属シリサイド層と同一の層である。
ここで、高融点金属シリサイド層２０のバラスト抵抗ＢＲ領域側の端部の位置が、高濃度不純物領域１７及び低濃度不純物領域１３ｂの境界の位置よりもバラスト抵抗ＢＲ領域と反対の側に距離ｄで離間して位置している。
さらに、高融点金属シリサイド層２０の形成領域を除く領域において、シリサイドブロック層１９が形成されている。
即ち、バラスト抵抗領域において、高融点金属シリサイド層２０の離間距離Ｗ１はシリサイドブロック層１９の幅に相当し、一方、高濃度不純物領域１７の離間距離Ｗ２は、Ｗ１より距離ｄ分狭い構成となっている。

上記の構成全体を被覆して酸化シリコンなどの層間絶縁膜２１が形成され、ソース領域１６、ドレイン領域１７、ゲート電極１２に達するコンタクトホール２１ｃが開口され、コンタクトホール２１ｃ内に埋め込まれたプラグと一体にして上層配線２２ａ，２２ｂが形成されている。

上記のようにして、各ゲート電極１２に対してドレイン領域１７にバラスト抵抗が備えられたＭＯＳＦＥＴが構成され、１つのゲート電極に対応するＭＯＳＦＥＴを１フィンガーとして、複数個のフィンガーからなるマルチフィンガーでＭＯＳ型ＥＳＤ保護素子が構成されている。

本実施形態の半導体装置は、高融点金属シリサイド層２０のバラスト抵抗ＢＲ領域側の端部の位置が、高濃度不純物領域１７及び低濃度不純物領域１３ｂの境界の位置よりもバラスト抵抗ＢＲ領域と反対の側に距離ｄで離間して位置していることから、接合深さの浅い低濃度不純物領域１３ｂのＰＮ接合部に高融点金属シリサイド層２０からシリサイドが拡散して侵入することが抑制され、接合リークの増大を低減できる。

次に、本実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの形成方法について図３〜７を参照して説明する。
まず、図３（ａ）に示すように、例えば、Ｐ型のシリコン基板１０上に、ゲート絶縁膜１１を形成し、さらにゲート電極１２をパターン形成する。

次に、図３（ｂ）に示すように、例えば、ゲート電極１２をマスクとして、ＡｓなどのＮ型の導電性不純物をイオン注入し、低濃度不純物領域１３を形成する。ＣＭＯＳトランジスタを構成する半導体装置の場合には、上記のイオン注入工程の前後に、ＰＭＯＳトランジスタの低濃度不純物領域を形成するためにＢをイオン注入する。

次に、図４（ａ）に示すように、例えばＴＥＯＳ（Tetra ethoxy silane）を原料とするＣＶＤ（化学気相成長）法などにより全面に酸化シリコン膜を形成、あるいは窒化シリコン膜を形成し、エッチバックすることでゲート電極１２の両側部にサイドウォール犠牲膜１４を形成する。

次に、図４（ｂ）に示すように、例えばフォトリソグラフィ工程により、バラスト抵抗ＢＲの形成領域を保護するレジスト膜１５を形成する。
ここでは、レジスト膜１５の幅は上記の高濃度不純物領域１７の離間距離Ｗ２に相当する幅とする。

次に、図５（ａ）に示すように、例えばゲート電極１２、サイドウォール犠牲膜１４及びレジスト膜１５をマスクとして、ＰなどのＮ型の導電性不純物をイオン注入し、ソース領域１６及びドレイン領域１７を形成する。ＣＭＯＳトランジスタを構成する半導体装置の場合には、上記のイオン注入工程の前後に、ＰＭＯＳトランジスタの高濃度不純物領域を形成するためにＢをイオン注入する。
上記のイオン注入により、サイドウォール犠牲膜１４の下部であって、ソース領域１６及びドレイン領域１７のチャネル形成領域側における低濃度不純物領域はエクステンション領域１３ａとなる。
また、レジスト膜１５が形成された領域では、上記のイオン注入はされないので、低濃度不純物領域１３ｂのみが形成された領域となる。

上記のようにして、バラスト抵抗領域におけるＰ型（第１導電型）のシリコン半導体基板の表層部にＮ型（第２導電型）の導電性不純物を低濃度に含有する低濃度不純物領域（エクステンション領域１３ａ，低濃度不純物領域１３ｂ）を形成し、バラスト抵抗領域を除く領域における半導体基板の表層部に互いに離間して低濃度不純物領域より深く、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域（ソース領域１６、ドレイン領域１７）を形成する。

次に、図５（ｂ）に示すように、例えばアッシングなどによりレジスト膜１５を除去し、さらにエッチングなどによりサイドウォール犠牲膜１４を除去する。

次に、図６（ａ）に示すように、例えばＣＶＤ法などにより全面に窒化シリコン膜を形成し、ＲＩＥ（反応性イオンエッチング）などによりエッチバックすることでゲート電極１２の両側部にサイドウォール絶縁膜１８を形成する。サイドウォール絶縁膜１８は上記のサイドウォール犠牲膜１４と同様の材料で形成することもできる。
このとき、バラスト抵抗を形成する領域においても上記の窒化シリコンを残すようにパターン加工することで、シリサイドブロック層１９を形成する。
ここで、シリサイドブロック層１９の幅は、上記の高融点金属シリサイド層２０の離間距離Ｗ１となるようにし、例えば０．５〜０．８μｍ程度の大きさとする。また、シリサイドブロック層１９と高濃度不純物領域１７が重なっている幅が上記の距離ｄとなるように、位置合わせをしてパターン加工する。

次に、図６（ｂ）に示すように、例えば、スパッタリング法などによりソース領域１６、ドレイン領域１７及びゲート電極１２の表面を被覆して、全面にＮｉ，Ｃｏなどの高融点金属層を数ｎｍ〜１０ｎｍの膜厚で形成し、熱処理などによりＮｉＳｉ，ＣｏＳｉなどにシリサイド化させて、ソース領域１６、ドレイン領域１７及びゲート電極１２の表面に自己整合的に高融点金属シリサイド層２０を形成する。
上記において、高融点金属層はサイドウォール絶縁膜１８上とシリサイドブロック層１９上にも成膜されるが、シリコンと接していないので熱処理を経てもシリサイドされずに高融点金属のまま残されており、熱処理の後に未反応の高融点金属層を除去する。
上記のようにして、シリサイドブロック層１９の幅によって高融点金属シリサイド層２０の離間距離Ｗ１を確保できる。

次に、図７（ａ）に示すように、例えばＣＶＤ法などにより上記の構成全体を被覆して酸化シリコンなどの層間絶縁膜２１を形成し、次に、ソース領域１６、ドレイン領域１７、ゲート電極１２に達するコンタクトホール２１ｃを開口する。

次に、図７（ｂ）に示すように、例えばコンタクトホール２１ｃ内を埋め込んで全面に導電性材料を堆積し、パターン加工することで、コンタクトホール２１ｃ内に埋め込まれたプラグと一体にして上層配線２２ａ，２２ｂを形成する。
以上で、図１及び図２に示す構成の半導体装置を製造することができる。

本実施形態の半導体装置の製造方法は、シリサイド層のバラスト抵抗領域側の端部の位置が、高濃度不純物領域及び低濃度不純物領域の境界の位置よりもバラスト抵抗領域と反対の側に離間して位置するように形成することから、接合深さの浅い低濃度不純物領域のＰＮ接合部に高融点金属シリサイド層からシリサイドが拡散して侵入することを抑制し、接合リークの増大を低減できる半導体装置を製造できる。

シリサイドブロック層１９と高濃度不純物領域１７が重なっている幅ｄ（以下、オーバーラップ量とも称する）は、高融点金属シリサイドの水平方向拡散限界値と、プロセスばらつきの和以上が必要である。
例えば、ニッケルシリサイドを適用した場合、その膜厚１０ｎｍに対して深さ方向の拡散量は１００ｎｍ程度であることがわかっている。水平方向の拡散量については、深さ方向に比べて小さいことがわかっている。

例えば、上記のオーバーラップ量の下限を規定する上で、上記製造プロセスフローにおけるプロセスバラツキを考慮すると、以下のバラツキ要因が挙げられる。
（１）図４（ｂ）に示す工程でのレジスト膜の寸法ばらつき（レジスト膜のターゲット寸法が０．３〜０．５μｍ程度であることを考慮すると１５ｎｍ）
（２）図４（ｂ）に示す工程でのレジスト膜形成のリソグラフィ時の露光アラインメント合わせずれ精度（２５ｎｍ）
（３）図６（ａ）に示す工程のサイドウォール絶縁膜形成時のシリサイドブロック層のリソグラフィ時のレジスト寸法ばらつき（シリサイドブロック層のターゲット寸法が０．５〜０．８μｍ程度であることを考慮すると１５ｎｍ）
（４）図６（ａ）に示す工程のサイドウォール絶縁膜形成時のシリサイドブロック層のリソグラフィ時の露光アライメント合わせずれ精度（２５ｎｍ）
（５）図６（ｂ）に示す工程のサイドウォール絶縁膜形成時のシリサイドブロック層の加工形成時の寸法ばらつき（１０ｎｍ）

上記オーバーラップ量の下限を規定する上で上記バラツキをワーストケースで考慮すると、総バラツキ量Δは上記５項目の二乗和で下記のとおり算出される。

Δ＝√｛（１５ｎｍ）^２＋（２５ｎｍ）^２＋（１５ｎｍ）^２＋（２５ｎｍ）^２＋（１０ｎｍ）^２｝≒４２ｎｍ

よって、オーバーラップ量の下限値は、シリサイドの水平方向拡散量（１００ｎｍ）とプロセスばらつき（４２ｎｍ）の和（１４２ｎｍ）より大きく設定し、例えば１５０ｎｍ程度確保すればよいことになる。

第２実施形態
本実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴは、実質的に第１実施形態と同様である。
次に、本実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの形成方法について図８〜１０を参照して説明する。
まず、図８（ａ）に示すように、例えば、Ｐ型のシリコン基板１０上に、ゲート絶縁膜１１を形成し、さらにゲート電極１２をパターン形成する。
次に、例えばＴＥＯＳ（Tetra ethoxy silane）を原料とするＣＶＤ（化学気相成長）法などにより全面に酸化シリコン膜を形成、あるいは窒化シリコン膜を形成し、エッチバックすることでゲート電極１２の両側部にサイドウォール犠牲膜２５を形成する。
次に、例えばフォトリソグラフィ工程により、バラスト抵抗ＢＲの形成領域を保護するレジスト膜２６を形成する。
ここでは、レジスト膜２６の幅は上記の高濃度不純物領域１７の離間距離Ｗ２に相当する幅とする。

次に、図８（ｂ）に示すように、例えばゲート電極１２、サイドウォール犠牲膜２５及びレジスト膜２６をマスクとして、ＰなどのＮ型の導電性不純物をイオン注入し、ソース領域１６及びドレイン領域１７を形成する。
レジスト膜２６の形成領域には、ドレイン領域１７は形成されない。

次に、図９（ａ）に示すように、例えばアッシングなどによりレジスト膜２６を除去し、さらにエッチングなどによりサイドウォール犠牲膜２５を除去する。

次に、図９（ｂ）に示すように、例えば、ゲート電極１２をマスクとして、ＡｓなどのＮ型の導電性不純物をイオン注入する。
これにより、ソース領域１６及びドレイン領域１７のチャネル形成領域側において低濃度不純物領域であるエクステンション領域１３ａが形成され、また、レジスト膜２６で保護されてドレイン領域１７が形成されていなかった領域に、低濃度不純物領域１３ｂが形成される。

次に、図１０（ａ）に示すように、例えばＣＶＤ法などにより全面に窒化シリコン膜を形成し、ＲＩＥ（反応性イオンエッチング）などによりエッチバックすることでゲート電極１２の両側部にサイドウォール絶縁膜１８を形成する。
このとき、バラスト抵抗を形成する領域においても上記の窒化シリコンを残すようにパターン加工することで、シリサイドブロック層１９を形成する。
ここで、シリサイドブロック層１９の幅は、上記の高融点金属シリサイド層２０の離間距離Ｗ１となるようにし、また、シリサイドブロック層１９と高濃度不純物領域１７が重なっている幅が上記の距離ｄとなるように、位置合わせをしてパターン加工する。

次に、図１０（ｂ）に示すように、例えば、スパッタリング法などによりソース領域１６、ドレイン領域１７及びゲート電極１２の表面を被覆して、全面にＮｉ，Ｃｏなどの高融点金属層を数ｎｍ〜１０ｎｍの膜厚で形成し、熱処理などによりＮｉＳｉ，ＣｏＳｉなどにシリサイド化させて、ソース領域１６、ドレイン領域１７及びゲート電極１２の表面に自己整合的に高融点金属シリサイド層２０を形成する。
上記において、高融点金属層はサイドウォール絶縁膜１８上とシリサイドブロック層１９上にも成膜されるが、シリコンと接していないので熱処理を経てもシリサイドされずに高融点金属のまま残されており、熱処理の後に未反応の高融点金属層を除去する。
上記のようにして、シリサイドブロック層１９の幅によって高融点金属シリサイド層２０の離間距離Ｗ１を確保できる。

以降は、第１実施形態と同様にして、例えばＣＶＤ法などにより上記の構成全体を被覆して酸化シリコンなどの層間絶縁膜２１を形成し、コンタクトホール２１ｃを開口する。
さらに、コンタクトホール２１ｃ内に埋め込まれたプラグと一体にして上層配線２２ａ，２２ｂを形成する。
以上で、本実施形態に係る半導体装置を製造することができる。

本発明は上記の説明に限定されない。
例えば、ＭＯＳ型のＥＳＤ保護素子を有する半導体装置を想定しているが、それ以外の半導体装置に適用することも可能である。シリサイドブロック層は最終的に残されている構成であるが、除去されていてもよい。
シリサイドブロック層と高濃度不純物領域が重なっている幅については、上記のようにして好ましい距離を見積もることができるが、上記以外の要素をさらに考慮に入れて好ましい距離を見積もることも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体装置は、ＭＯＳ型のＥＳＤ保護素子を有する半導体装置に適用できる。
本発明の半導体装置の製造意方法は、ＭＯＳ型のＥＳＤ保護素子を有する半導体装置を製造方法に適用できる。

図１は本発明の第１実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの構成を示す平面図である。図２は図１中のＸ−Ｘ’における断面図である。図３（ａ）及び図３（ｂ）は本発明の第１実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図５（ａ）及び図５（ｂ）は本発明の第１実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図６（ａ）及び図６（ｂ）は本発明の第１実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図７（ａ）及び図７（ｂ）は本発明の第１実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図８（ａ）及び図８（ｂ）は本発明の第２実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図９（ａ）及び図９（ｂ）は本発明の第２実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図１０（ａ）及び図１０（ｂ）は本発明の第２実施形態に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図１１は従来例に係るスナップバック現象を利用した入力保護機能を有するＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの構成を示す平面図である。図１２は図１１におけるＡ−Ａ’における断面と等価回路を示す模式図である。図１３は従来例に係るＭＯＳ型ＥＳＤ保護素子の動作特性を示すグラフ図である。図１４は従来例に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの構成を示す平面図である。図１５は図１４中のＢ−Ｂ’における断面図である。図１６（ａ）及び図１６（ｂ）は従来例に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。図１７（ａ）及び図１７（ｂ）は従来例に係るバラスト抵抗を付加したＭＯＳ型ＥＳＤ保護素子であるＮＭＯＳＦＥＴの製造方法の製造工程を示す断面図である。

符号の説明

１０…シリコン基板、１０ａ…チャネル形成領域、１１…ゲート絶縁膜、１２…ゲート電極、１３，１３ｂ…低濃度不純物領域、１３ａ…エクステンション領域、１４…サイドウォール犠牲層、１５…レジスト膜、１６…ソース領域、１７…ドレイン領域（高濃度不純物領域）、１８…サイドウォール絶縁膜、１９…シリサイドブロック層、２０…高融点金属シリサイド層、２１…層間絶縁膜、２１ｃ…コンタクトホール、２２ａ，２２ｂ…上層配線、２５…サイドウォール犠牲層、２６…レジスト膜、ＢＲ…バラスト抵抗

Claims

半導体基板のチャネル形成領域にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の両側部における前記半導体基板の表層部にソース領域及びドレイン領域が形成されてなる電界効果トランジスタのドレイン領域に接続してバラスト抵抗が形成された半導体装置であって、
第１導電型の半導体基板と、
前記バラスト抵抗領域において、前記半導体基板の表層部に形成され、第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域と、
前記バラスト抵抗領域を除く領域において、前記低濃度不純物領域を挟むように前記半導体基板の表層部において互いに離間して前記低濃度不純物領域より深く形成され、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域と、
少なくとも前記バラスト抵抗領域を除く領域において、前記バラスト抵抗領域を挟むように前記高濃度不純物領域の表面に互いに離間して形成された一対のシリサイド層と
を有し、
前記シリサイド層の前記バラスト抵抗領域側の端部の位置が、前記高濃度不純物領域及び前記低濃度不純物領域の境界の位置よりも前記バラスト抵抗領域と反対の側に離間して位置していることを特徴とする
半導体装置。
前記シリサイド層の前記バラスト抵抗領域側の端部の位置と、前記高濃度不純物領域及び前記低濃度不純物領域の境界の位置が、前記シリサイド層からのシリサイドの拡散距離より離れている
請求項１に記載の半導体装置。
前記高濃度不純物領域と前記ドレイン領域が同一の不純物領域である
請求項１に記載の半導体装置。
前記ゲート電極の両側にサイドウォール絶縁膜が形成されており、
前記サイドウォール絶縁膜の下部における前記半導体基板の表層部に、前記低濃度不純物領域と同一の不純物領域であるエクステンション領域が形成されている
請求項１に記載の半導体装置。
半導体基板のチャネル形成領域にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極の両側部における前記半導体基板の表層部にソース領域及びドレイン領域が形成されてなる電界効果トランジスタのドレイン領域に接続してバラスト抵抗が形成された半導体装置の製造方法であって、
前記バラスト抵抗領域における第１導電型の半導体基板の表層部に第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域を形成し、前記バラスト抵抗領域を除く領域における前記半導体基板の表層部に互いに離間して前記低濃度不純物領域より深く、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域を形成する工程と、
少なくとも前記バラスト抵抗領域を除く領域において、前記バラスト抵抗領域を挟むように前記高濃度不純物領域の表面に互いに離間して一対のシリサイド層を形成する工程と
を有し、
前記シリサイド層を形成する工程において、前記シリサイド層の前記バラスト抵抗領域側の端部の位置が、前記高濃度不純物領域及び前記低濃度不純物領域の境界の位置よりも前記バラスト抵抗領域と反対の側に離間して位置するように形成することを特徴とする
半導体装置の製造方法。
前記低濃度不純物領域及び前記高濃度不純物領域を形成する工程が、
前記バラスト抵抗領域において、第１導電型の半導体基板の表層部に、第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域を形成する工程と、
前記バラスト抵抗領域を除く領域において、前記低濃度不純物領域を挟むように前記半導体基板の表層部において互いに離間して前記低濃度不純物領域より深く、第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域を形成すると
を有する
請求項５に記載の半導体装置の製造方法。
前記低濃度不純物領域及び前記高濃度不純物領域を形成する工程が、
前記バラスト抵抗領域を除く領域において、第１導電型の半導体基板の表層部において、互いに離間して第２導電型の導電性不純物を高濃度に含有する一対の高濃度不純物領域を形成する工程と、
前記バラスト抵抗領域において、前記高濃度不純物領域の間の前記半導体基板の表層部において前記低濃度不純物領域より浅く、第２導電型の導電性不純物を低濃度に含有する低濃度不純物領域を形成すると
を有する
請求項５に記載の半導体装置の製造方法。
前記高濃度不純物領域を形成する工程において用いるマスクとなる層と、前記シリサイド層を形成する工程において用いるマスクとなる層が異なる層である
請求項５に記載の半導体装置の製造方法。