KR101146217B1 - 반도체 장치 - Google Patents

Abstract

본 발명은 전류 소화능력을 향상시킨 ESD 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터를 입출력받기 위한 패드 P형 기판상에 상기 패드와 전기적으로 연결되기 위한 N형 제1 드레인영역; 상기 기판상에 상기 패드와 전기적으로 연결되기 위한 P형 제1 픽업영역; 상기 제1 드레인영역 및 상기 제1 픽업영역을 감싸는 형태로 배치된 제1 N-웰; 상기 드레인영역과 접하게 배치된 제1 게이트 패턴; 상기 제1 게이트 패턴과 소정간격 떨어져 배치된 제2 게이트 패턴; 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 접하도록 배치된 제2 드레인영역; 상기 제2 게이트 패턴과 접하게 배치된 N형 소스영역; 상기 소스영역과 소정간격 떨어져 배치된 제2 N형 픽업영역; 상기 소스영역을 감싸도록 배치된 제2 N-웰을 구비하며, 상기 제2 픽업영역 및 상기 소스영역 및 상기 제2 게이트 패턴은 그라운드 전압에 제공되는 반도체 장치를 제공한다.

반도체, 정전기, ESD, GGNMOS, 웰.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도1은 종래기술에 의한 반도체 장치의 정전기 보호 영역을 나타내는 단면도.

도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 정전기 보호영역을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

30 : 기판 31 : 소자분리막

32 : 드레인영역 33 : 픽업영역

34 : N-웰 35,36 : LDD 영역

37 : 소스영역 38 : 픽업영역

39 : N-웰

본 발명은 반도체 장치에 관한 것으로 특히 반도체 장치의 정전기 보호영역 에 관한 것이다.

실리콘 칩의 크기가 축소되고 그 집적도가 높아질수록, 정전기 방전(ESD ; Electro-Static Discharge, 이하 'ESD' 라함)으로부터 칩의 내부회로를 보호하는 ESD 보호소자의 역할이 중요해지고 있다.

이전에는 ESD 방지소자가 BJT(bipolar junction transistor) 또는 다이오드로 구성되었으나, 최근에는 게이트 접지된 NMOS 트랜지스터(GGNMOS, Grounded Gate NMOS transistor) 로 구성되었다.

GGNMOS 트랜지스터는 게이트가 접지된 트랜지스터로서, 통상적인 MOS 트랜지스터처럼 채널형성에 의해 턴온되어 동작하는 것이 아니라 브레이크다운(breakdown) 현상에 의해 내부 NPN 구조가 BJT 처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다.

일반적으로 사용되는 ESD 보호소자로써 GGNMOS(Gate Grounded N-type MOSFET) 또는 GGPMOS(Gate Grounded P-type MOSFET)의 경우 칩의 집적도가 높아질수록 소오스 영역과 드레인영역을 구성하는 활성영역(Active Region)의 깊이가 축소될 뿐만 아니라 활성영역 표면의 전기적 저항과 활성영역 내부의 전기적 저항의 차이가 커지게 되는 문제점이 생기고 있다.

칩의 크기가 축소되고 그 집적도가 높아질수록 ESD 보호소자의 레이아웃을 위해 허용될 수 있는 레이아웃 영역 역시 축소될 수밖에 없다. 따라서, ESD 보호소자의 레이아웃에 사용할 수 있는 영역이 축소되면 결국 소오스/드레인 내부에 있는 콘택과 게이트 사이의 거리가 축소될 수밖에 없으며 안정저항을 일정한 값 이상으 로 유지하기 어렵게된다.

이와 같이 안정저항이 일정한 값 이하로 떨어지면 ESD 보호소자의 특성이 저하되는 문제점이 있다. 뿐만 아니라 멀티핑거 구조의 ESD 보호소자를 채용할 경우에도 각각의 핑거가 균일하게 트리거링하는 것을 보장하기 어려운 문제점이 있다.

집적도가 높아질수록 현재 ESD 보호소자로써 일반적으로 사용하는 GGNMOS 또는 GGPMOS의 경우 소오스/드레인을 구성하는 활성영역의 깊이가 축소될 뿐만 아니라 활성영역 표면의 전기적 저항과 활성영역 내부의 전기적저항의 차이가 커지게 된다.

이와 같이 활성영역 표면과 내부사이의 전기저항의 차이가 커지게 되면, ESD가 발생한 상황에서 입력패드로부터 드레인으로 유입된 스트레스 전류는 대부분 활성영역 표면으로 집중되므로 결국 ESD 보호소자의 특성이 저하되는 문제점이 있다.

칩의 높은 집적도와 고속 동작을 필요로 하는 VLSI CMOS 칩의 경우 활성영역 표면에 금속성 패스를 형성시키는 실리사이드 공정이 낮은 콘택저항과 낮은 정전용량을 얻기 위한 효율적인 방법으로 알려져 있어 실질적으로 거의 필수적으로 이용되고 있는 실정이나 실리사이드 공정을 적용할 경우 더욱더 ESD 보호소자의 특성이나 멀티핑거 구조의 균일한 트리거링을 보장하기 어려운 문제점이 있다.

도1은 종래기술에 의한 반도체 장치의 정전기 보호 영역을 나타내는 단면도이다.

도1에 도시된 바와 같이, 종래기술에 의한 반도체 장치의 정전긱 보호영역은 기판(10)에 소자분리막(11)을 형성하고, 픽업영역(pick-up)(18,12), 소스영역(17), 드레인영역(12)을 형성하고, 게이트 패턴(20)을 형성하고, 픽업영역(19)과 드레인영역(12)을 패드(19)와 연결시키고, 게이트 패턴(20)은 접지전압(ground)에 연결한다. 여기서 15,16은 LDD 영역이다.

이렇게 ESD 보호소자로 GGNMOS소자에 스택 게이트를 이용하여 제조되어 왔는데, 이러한 방법은 액티브 베이스 폭이 증가함으로서 인해 ESD 소자의 전류 소화능력이 떨어진뿐만 아니라, 트리그 되는 전압(trigger voltage)이 높아 믹스트 전압용(Mixed Voltage) IO ESD 소자 제조에 부적합하다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 전류 소화능력을 향상시킨 ESD 소자를 제공함을 목적으로 한다.

본 발명은 데이터를 입출력받기 위한 패드 P형 기판상에 상기 패드와 전기적으로 연결되기 위한 N형 제1 드레인영역; 상기 기판상에 상기 패드와 전기적으로 연결되기 위한 P형 제1 픽업영역; 상기 제1 드레인영역 및 상기 제1 픽업영역을 감싸는 형태로 배치된 제1 N-웰; 상기 드레인영역과 접하게 배치된 제1 게이트 패턴; 상기 제1 게이트 패턴과 소정간격 떨어져 배치된 제2 게이트 패턴; 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 접하도록 배치된 제2 드레인영역; 상기 제2 게이트 패턴과 접하게 배치된 N형 소스영역; 상기 소스영역과 소정간격 떨어져 배치된 제2 N형 픽업영역; 상기 소스영역을 감싸도록 배치된 제2 N-웰을 구비하며, 상기 제2 픽업영역 및 상기 소스영역 및 상기 제2 게이트 패턴은 그라운드 전압에 제공되는 반도체 장치를 제공한다.

본 발명은 믹스드 전압 톨러런트(mixed voltage torlent) IO ESD 소자인 스텍 게이트 GGNMOS소자에 N-웰을 형성하고, 기생 SCR(Silicon Controlled Rectifier)를 적용함으로써 상기의 ESD 소자의 전류소화능력의 저하 및 높은 트리거 전압 문제를 동시해 해결 한 발명이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 정전기 보호영역을 나타내는 단면도이다.

도2에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 정전기 보호영역은 P형 기판(30)에 소자분리막(31)을 형성하고, P형 픽업영역(pick-up)(38,32), N형 소스영역(37), N형 드레인영역(32)을 형성하고, 게이트 패턴(40)을 형성하고, P형 픽업영역(39)과 N형 드레인영역(32)을 패드(39)와 연결시키고, 게이트 패턴(40)은 접지전압(ground)에 연결되도로 구성하여, 소스영역(39)과, 드레인영역(32)과 픽업영역(34)은 N-웰로 감싸져 있다. 여기서 35,36은 LDD 영역이다.

여기서 N-웰의 형성은 이온주입 방법을 이용하여 P31,300 ~ 800KeV, 1 ~ 8E13 atoms/cm2로 한다.

또한, N-웰을 형성할 때에는 드레인영역 및 IO 패드로 연결되는 P형 픽업 영역 및 그라운드로 연결되는 N형 소스영역 지역이 모두 포함되도록 형성한다.

본 실시예에 따른 반도체 장치의 ESD 영역은 다음과 같이 동작한다.

I/O 패드(41)를 통해 + 양의 ESD 전압이 인가될 경우, I/O 패드에 연결된 드레인영역(32)의 N+/P-웰 정션 BV(breakdown)이 발생하면서 홀이 P형 기판내에 증가하게 된다.

이 때 증가한 BV 전류(Isub)로 인해 BJT(lateral NPN)가 구동된다. 이 때 증가한 Isub(sub 전류)로 인해 홀이 P형 픽업영역(33), N-웰(34), P형기판으로 구성된 Vertical PNP BJT를 턴온시키게 된다.

따라서 래터럴 NPN과 버티컬 PNP BJT동작에 의해 SCR이 턴온되어 N형소스영역을 통해 ESD 전류가 통과하게 되는 것이다.

한편, 패드를 통해 음의 ESD 전압이 인가될 경우에는 N형 드레인영역(32)와 N-웰(34)와 P형 기판과의 NP 다이오드에 순방향 바이어스가 걸리게 되어 쉽게 전류는 ground로 빠져 나가게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해서 ESD 소자에 있어서, 전류소화능력의 저하 및 높은 트리거 전압 문제를 동시해 해결할 수 있게 되었다.

종래의 스텍 GGNMOS 소자 구조에 추가로 드레인과 소스영역에 N-웰을 형성하게 되면, 스텍 GGNMOS 소자의 NPN 및 PNP 바이폴라가 기생 SCR 구조가 되어 ESD 전압이 들어오게 되면 높은 ESD 전류를 처리할 수 있게 된다. 따라서 여분의 많은 액티브 면적이 필요없이 스택 게이트 ggNMOS 자체로 ESD 전류를 처리할 수 있어 우수한 특성을 가진 믹스드 전압 톨러런트 IO ESD 소자를 제조할 수 있다.

Claims (2)

1. 데이터를 입출력받기 위한 패드

   P형 기판상에 상기 패드와 전기적으로 연결되기 위한 N형 제1 드레인영역;

   상기 기판상에 상기 패드와 전기적으로 연결되기 위한 P형 제1 픽업영역;

   상기 제1 드레인영역 및 상기 제1 픽업영역을 감싸는 형태로 배치된 제1 N-웰;

   상기 드레인영역과 접하게 배치된 제1 게이트 패턴;

   상기 제1 게이트 패턴과 소정간격 떨어져 배치된 제2 게이트 패턴;

   상기 제1 게이트 패턴 및 상기 제2 게이트 패턴과 접하도록 배치된 제2 드레인영역;

   상기 제2 게이트 패턴과 접하게 배치된 N형 소스영역;

   상기 소스영역과 소정간격 떨어져 배치된 제2 N형 픽업영역;

   상기 소스영역을 감싸도록 배치된 제2 N-웰

   을 구비하며, 상기 제2 픽업영역 및 상기 소스영역 및 상기 제2 게이트 패턴은 그라운드 전압에 제공되는 반도체 장치.
2. 제 1 항에 있어서,

   상기 제1 픽업영역과 상기 제1 드레인영역의 사이에 배치된 제1 소자분리막; 및

   상기 소스영역과 상기 제2 픽업영역 사이에 배치된 제2 소자분리막을 더 구비하는 것을 특징으로 하는 반도체장치.

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