KR20090085601A - 바이폴라 트랜지스터 베이스 스내치를 사용한 대칭 블로킹 과도전압 억제기 - Google Patents

바이폴라 트랜지스터 베이스 스내치를 사용한 대칭 블로킹 과도전압 억제기 Download PDF

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Abstract

과도전압을 억제하는 대칭형 블로킹 과도전압억제(TVS) 회로는 두 개의 트랜지스터의 공동 전원에 전기적으로 연결된 베이스를 가진 NPN 트랜지스터를 포함하고 상기 베이스는 양이나 음의 어느 한 과도전압의 낮은 전위의 터미널에 묶여 있다. 두 트랜지스터들은 실질적으로 대칭인 양지향성 과도전압 제한을 수행하는 실질적으로 동일한 두 트랜지스터이다. 이 두 트랜지스터들은 전기적으로 상호연결된 전윈을 가진 제1 및 제2 MOSFET 트랜지스터들을 포함한다. 제1 MOSFET 트랜지스터는 고전위 터미널에 연결된 드레인과 저전위 터미널에 연결된 게이트를 더 포함하고 제2 MOSFET 트랜지스터는 저전위 터미널에 연결된 드레인과 고전위 터미널에 연결된 게이트를 더 포함한다.

Description

바이폴라 트랜지스터 베이스 스내치를 사용한 대칭 블로킹 과도전압 억제기{Symmetric Blocking Transient Voltage Suppressor(TVS) Using Bipolar Transistor Base Snatch}
발명의 분야
본 발명은 일반적으로 과도전압 억제기(TVS)를 생산하는 회로 구성과 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 베이스(base)를 낮은 위치의 터미널로 연결시키는 바이폴라 트랜지스터(bipolar transister)와 함께 구현된 대칭형 양지향성(bi-directional) 블로킹 과도전압 억제기(TVS)를 생산하는 개량된 회로 구성과 방법에 관한 것이다.
관련 기술의 서술
양지향성 블로킹 과도전압 억제기(TVS)를 설계하고 생산하는 종래 기술은 여전히 TVS 장치의 베이스가 부동전위(floating potential)의 말단에 연결되는 기술적인 어려움에 직면해 있다. 전형적으로, 양지향성 블로킹 TVS는 동일한 이미터(emitter)-베이스와 컬렉터(collector)-베이스 항복전압(breakdown voltage)으로 설정된 대칭 NPN/PNP와 함께 구현된다. 하지만, 이러한 구현은 플로팅 베이스에 시간대 전압 변화율, 즉, dV/dt의 많은 어려움을 더 일으킨다. 시간대 전압 변화율은 베이스가 부동될 때, 전압 변화 dV/dt는 누설전류(leakage current)를 증가시키는 충전 및 방전 전류를 발생시키는 등가 커패시터를 유발시킨다는 사실 때문에 누설전류 문제를 더 일으킨다.
과도전압 억제기(TVS)는 집적 회로에 인가된 의도하지 않은 과도전압에 기인하는 손상으로부터 보호하는 보호 집적 회로에 공통적으로 적용된다. 집적 회로는 일반적인 범위의 전압을 관리하도록 설계되었다. 하지만, 정전기 방전(ESD), 빠른 과도전류와 번개, 예상하지 못하고 제어불가능한 높은 전압과 같은 상황에서는 회로 위에 치명을 줄 수 있다. TVS 장치는 이러한 과도전압 상황이 발생하였을 때 집적 회로에 발생하려는 손상을 피할 수 있도록 보호기능을 제공하기 위해 필요하다. 점점 증가하는 수의 장치들이 과도전압 손상에 취약한 집적 회로와 함께 구현되어 있어서, TVS 보호에 대한 수요 또한 증가했다. TVS의 전형적인 응용은, USB의 전원과 데이터 선의 보호, 디지털 비디오 인터페이스, 고속 이더넷, 노트북 컴퓨터, 모니터 그리고 디스플레이 평판에서 찾아볼 수 있다.
도1a 및 1b는 각각 TVS 장치의 회로도와 전류-전압 그래프를 나타낸다. 이상적인 TVS는 입력 전압 Vin이 항복전압 VBD보다 작을 때 누설전류를 최소화하기 위해 전류를 완전히, 즉 0으로, 차단하는 것이다. 그리고, 이상적으로, TVS는 과도전압이 효과적으로 억제될 수 있을 정도로 입력 전압 Vin이 항복전압 VBD보다 상당히 클 경우에 저항이 0에 가깝다. TVS는 과도전압 보호를 달성하기 위해 과도 입력 전압이 항복전압을 초과할 때 항복전압이 전류를 전도하도록 허락하는 항복전압을 갖는 PN 접합 장치와 함께 구현될 수 있다. 하지만, TVS의 PN 접합 타입은 도1b에서 보듯 소수 캐리어를 갖지 않고 억제 성능이 부족하다. 바이폴라 트랜지스터의 전원을 켜는 애벌런치(Avalanche)를 구비한 바이폴라 NPN/PNP와 함께 구현된 대체 TVS가 있다. 베이스는 소수 캐리어로 가득 차 있고 바이폴라 TVS는 더 나은 전압 억제를 달성할 수 있다. 하지만, 애벌런치 전류는 바이폴라 이득으로 증폭된다.
전자 기술의 발달로 인해, 양지향성 TVS 보호가 필요한 장비와 장치들이 더 많이 증가하고 있다. 오디오 장치, ADSL, 다중모드 송수신기, 다른 전자 장치들은 과도전압에 더 취약한 소자들과 함께 생산되고 양이나 음의 과도전압을 일으키는 더 많은 서로 다른 상태들 하에서 작동한다. 현재, 양지향성 TVS를 제공하는 가장 효율정인 기술은 동일한 이미터-베이스와 컬렉터-베이스 항복전압으로 대칭 NPN/PNP를 구성하는 것이다. 하지만, 상기 논의했듯이, 도2a와 2b에서 도시하는 종래 양지향성 TVS 장치에서는, 대칭형 클램핑 또는 비대칭형 클램핑을 각각 갖기 위해, 대칭형 항복을 달성하기 위해 이 NPN/PNP 회로들 내 TVS의 베이스는 부동전위에 남아 있다. 이 구현에서의 부동 베이스(floating base)는 dV/dt 이슈와 누설 문제를 야기한다.
따라서, 회로설계의 분야와 새롭고 개선된 회로 구성과 상기 논의된 난제들을 해결하기 위한 방법을 제공하는 생산 장치들에 대한 필요성은 여전히 존재한다. 특히, 상기 논의된 문제점과 난제들이 해결된, 베이스가 항상 터미널에 연결되어 있는 전위를 갖는 NPN/PNP 트랜지스터를 구현함으로써 TVS 보호를 달성하기 위해 양지향성 대칭형 과도전류의 블로킹을 제공할 수 있는 새롭고 개선된 TVS를 제공하기 위한 필요성이 여전히 존재한다.
발명의 요약
따라서 본 발명의 양상은 부동 베이스에 의해 유발된 종래 양지향성 블로킹 TVS에 의해 부딪친 상기 논의된 난제들과 한계를 해결할 수 있는 저전위에 연결된 베이스를 구비한 양지향성 대칭형 블로킹 TVS를 제공하기 위한 것이다.
본 발명의 다른 양상은 저전위에 연결된 베이스를 구비한 양지향성 대칭형 블로킹 TVS를 제공하기 위한 것이고 상기 TVS는 집적회로(IC) 생산 과정을 적용함으로써 측면 또는 수직의 구성이 구현된다.
바람직한 구체예를 간단히 요약하면 본 발명은 과도전압을 억제하기 위한 대칭형 블로킹 과도전압억제(TVS) 회로를 밝힌다. 대칭형 블로킹 과도적압억제(TVS) 회로는 바이폴라의 베이스가 양이나 음의 전압 과도 상태인 바이폴라 트랜지스터의 이미터 전위에 연결되어 있는 두 개의 MOS 트랜지스터의 공동 전원에 전기적으로 연결된 베이스를 가진 바이폴라 트랜지스터를 포함한다. 또 다른 바람직한 구체예에서, 두 개의 MOS 트랜지스터들은 대칭형 양지향성 과도 전압 억제를 수행하는 실질적으로 동일한 두 개의 트랜지스터이다. 이 두 개의 MOS 트랜지스터들은 전기적으로 서로 연결된 전원을 갖는 제1 및 제2 MOSFET 트랜지스터를 더 포함한다. 제1 MOSFET 트랜지스터는 고전위의 터미널에 연결된 드레인(drain)과 저전위의 터미널에 연결된 게이트를 더 포함하고 제2 MOSFET 트랜지스터는 저전위의 터널에 연결된 드레인과 고전위의 터미널에 연결된 게이트를 포함한다. 하나의 구체예에서, 대칭형 블로킹 과도전압억제(TVS)회로는 두 MOS 트랜지스터의 공동 전원에 전기적으로 연결된 베이스, 저전위의 터미널에 연결된 컬렉터 및 고전위의 터미널에 연결된 이미터를 가진 PNP 바이폴라 트랜지스터를 포함한다.
또 다른 구체예에서, 제1 MOSFET 트랜지스터와 제2 MOSFET 트랜지스터는 반도체 기판의 제1 방향을 따라서 측면으로 연장되어 있고 반도체 기판에서 제1 방향과 수직인 제2방향을 따라 연장되는 NPN 트랜지스터의 베이스로써 기능하는 도핑 처리된 구역의 마주 보는 두 평면 위에 측방향으로 배치되어 있다. 제1 및 제2 MOSFET 트랜지스터들은 NPN 바이폴라 트랜지스터의 베이스로서 기능하는 도핑 처리된 구역의 마주 보는 두 평면 위에 측방향으로 배치된 두 개의 N-well 구역내에 둘러싸여 있고 상기 두 N-well 구역은 NPN 트랜지스터의 이미터와 컬렉터로써 기능한다. 제1 MOSFET 트랜지스터, 제2 MOSFET 트랜지스터 및 NPN 바이폴라 트랜지스터는 CMOS 제조 공정을 적용하여 제조된다.
또 다른 바람직한 구체예에서, 본 발명은 직접 회로(IC)로써 형성된 전자 장치를 더 밝히고, 상기 전자 장치는 대칭형 블로킹 과도전압억제(TVS) 회로를 더 포함한다. TVS 회로의 제1 MOSFET 트랜지스터와 제2 MOSFET 트랜지스터는 NPN 트랜지스터의 베이스로서 기능하는 P 몸체부내에 둘러싸인 공동 전원부를 공유하는 두 개의 래터럴(lateral) MOSFET 트랜지스터를 더 포함한다. NPN 트랜지스터는 베이스 구역으로서 기능하는 P 몸체부 위에 배치된 음극 터미널로서 기능하는 공동 전원부를 구비한 버티컬(vertical) NPN 트랜지스터와 NPN 트랜지스터의 양극 터미널로서 P 몸체 아래에 배치된 도핑 처리된 기판층을 더 포함한다. 제1 및 제2 MOSFET 트랜지스터는 두 개의 래터럴 MOSFET 트랜지스터를 더 포함하고 NPN 트랜지스터는 DMOS 제조 공정을 적용하여 제조한 버티컬 NPN 트랜지스터를 더 포함한다.
본 발명은 집적 대칭형 블로킹 과도전압억제기(TVS) 회로를 구비한 전자 장치의 제조 방법을 더 밝힌다. 상기 방법은 과도 전압을 사실상 대칭형 양지향성으로 억제하기 위한 두 개의 실질적으로 동일한 트랜지스터로써 두 개의 트랜지스터를 생산하는 단계를 더 포함한다. 바람직한 구체예로서, 상기 방법은 NPN 트랜지스터의 베이스에 전기적으로 연결하기 위한 전기적으로 연결된 전원을 가진 제1 및 제2 MOSFET 트랜지스터로써 두 개의 트랜지스터를 제조하는 단계를 더 포함한다. 바람직한 구체예로서, 상기 방법은 제1 MOSFET 트랜지스터의 드레인을 고전위의 터미널에 연결하고 제1 트랜지스터의 게이트를 저전위의 터미널에 연결하는 단계를 더 포함한다. 상기 방법은 제2 MOSFET 트랜지스터의 드레인을 저전위 터미널에 연결하고 제2 MOSFET 트랜지스터의 게이트를 고전위 터미널에 연결하는 단계를 더 포함한다. 또 다른 바람직한 구체예로서, 상기 방법은 제1 MOSFET 트랜지스터와 제2 MOSFET 트랜지스터를 도핑처리된 구역의 두 마주 보는 면 위에 있는 반도체 기판의 제1 방향을 따라서 연장시키는 단계; 그리고 도핑처리된 구역을 반도체 기판에서 NPN 트랜지스터의 베이스로서 기능하는 제1 방향에 수직인 제2 방향을 따라서 연장시키는 단계를 포함한다. 또 다른 구체예로서, 상기 방법은 NPN 트랜지스터의 베이스로서 도핑 처리된 구역의 두 마주 보는 면에 측방향으로 부착된 두 개의 N-well 구역내에 제1 및 제2 MOSFET 트랜지스터를 감싸는 단계를 더 포함하고; 상기 두 N-well들은 NPN 트랜지스터의 양극과 음극으로써 기능한다. 구체예의 일례로, 상기 방법은 제1, 2 MOSFET 트랜지스터 및 NPN 트랜지스터를 제조하기 위해 CMOS 제조 공정을 적용하는 단계를 더 포함한다.
본 발명에 대한 상기 및 기타 목적들과 본 발명의 장점들은 하기에 다양한 도면과 함께 첨부된 바람직한 구체예에 대한 상세한 설명을 읽고 난 당해 기술 분야에 속하는 숙련된 자들에게 자명할 것이다.
도면의 간단한 설명
제1a도는 기존 TVS 장치를 보여주기 위한 회로도이고, 제1b도는 TVS 장치의 역성질을 도시한, I-V 관계도, 즉 전류 대 전압비의 그래프이다.
제2a도는 단향성 TVS의 비대칭 억제의 단향성 장치에 의해 수행되는 기능을 도시한 회로도와 파형이다.
제2b도는 양지향성 TVS의 대칭 억제의 양지향성 장치에 의해 수행되는 기능을 도시한 회로도와 파형이다.
제3a도 및 제3b도는 항상 바이폴라 이미터 전위에 항상 연결되어 있는 베이스를 구비한 본 발명의 양지향성 대칭형 억제 TVS에 대한 회로도이다.
제4도는 도3a의 TVS의 측방향 구현을 보여주기 위한 사시도이다.
제5도는 도3a의 TVS의 수직방향 구현을 보여주기 위한 단면도이다.
제6a도 내지 제6c도는 도4의 대칭형 TVS 장치를 생산하는 표준 CMOS 처리과정을 보여주기 위한 사시도이다.
도3a를 참조하면 도3a는 양지향성 대칭 블로킹 기능을 가진 새롭고 개선된 TVS의 회로도이다. TVS(100)는 두 개의 MOSFET 트랜지스터를 포함한다. M1으로 표현된 제1 트랜지스터(110)는 M2로 표현된 제2 트랜지스터(120)의 전원 터미널(120-S)에 연결된 전원 터미널(110-S)를 가지고 있다. 제1 트랜지스터(110)는 전압 Vcc의 높은 전압 터미널(105)에 연결된 드레인 터미널(110-D)과 전압 GND의 접지 터미널(99)에 연결된 게이트 터미널(110-G)를 더 포함한다. 제2 트랜지스터(120)는 접지 터미널(GND)에 연결된 드레인 터미널과 높은 전압 터미널(Vcc)에 연결된 게이트 터미널을 더 포함한다. 제1 트랜지스터(110)와 제2 트랜지스터(120)의 전원 터미널의 교점(125)은 주 전압 터미널(Vcc)와 접지 터미널(GND) 사이에 병렬로 연결되었고, GND에 연결된 이미터와 Vcc에 연결된 컬렉터를 가진, NPN 트랜지스터의 베이스에 저항(130)을 통해 더 연결되어 있다.
Vcc>GND일 때 양의 ESD인 동안에는, 제2 트랜지스터(120)는 제1 트랜지스터(110)가 꺼져있는 동안 제2 트랜지스터(120)은 켜져 있고 NPN 트랜지스터(140)의 베이스는 저항(130)을 통해 접지되어 있다. Vcc<GND일 때 음의 ESD인 동안에는, 제1 트랜지스터가 켜져 있는 동안 제2 트랜지스터는 꺼져 있고 NPN 트랜지스터(140)는 저항(130)을 통해 주 전압 터미널(Vcc)에 연결되어 있다. 두 경우 모두 NPN 베이스는 저전위로 터미널에 연결된다. PN 접합은 괴도전압이 일정한 항복전압을 초과할 때 항복되고 따라서 일정한 수준에서 전압을 억제한다. 대칭형 양지향성 블록은 완성된다. 플로팅 베이스와 같지 않은 종래 TVS에 구현된 베이스는, 베이스가 저항(130)을 통해서 저전위의 터미널에 연결되어 있고 충전 및 방전 전류를 현저하게 감소시킨다.
도3b는 PNP 바이폴라 트랜지스터와 함께 구현된 본 발명의 양지향성 대칭형 억제 TVS의 회로도이다. TVS(100')은 PNP가 Vcc에 연결된 이미터와 GND에 연결된 컬렉터를 가진 것을 제외하고는 도3a의 TVS(100)와 흡사하다.
도3a에 도시된 양지향성 대칭형 블로킹 TVS는 도4에 도시된 P+ 기판(150)의 최상단에 형성된 P Epi층(155)의 래터럴 장치로서 구현된다. 래터럴 NPN 트랜지스터(140)로써 기능하기 위해 Epi층(155)에 의해 제공된 P-well(140-B) 주위에는 140-C와 140-E의 두 가지 N-well들이 형성되어 있다. P-well의 일부는 전원부 옆의 몸체 접속부 P+구역으로부터 연장된다. 즉, 터미널(125)은 분배 저항 Rs(130)를 제공한다. 저항(130)은 전원 터미널(110-S)와 P-well(130)의 마주 보는 두 면에 수평으로 배치된 제1 및 제2 MOSFET 트랜지스터(110, 120)의 전원 터미널(120-S)에 연결되어 있다. NPN 트랜지스터(140)의 이미터(140-E), 게이트(120-G) 및 드레인(110-D)이 이중금속층 접촉 도구(도시되지 않음)를 통해서 양극이나 Vcc로 연결되는 동안 NPN 트랜지스터의 컬렉터(140-C), 게이트(110-G) 및 드레인(120-D)은 음극이나 GND 터미널로 연결된다. 대칭형 양지향성 블로킹 TVS는 표준 CMOS 제조 과정을 적용함으로써 간편하게 생산될 수 있다.
도5는 NPN 트랜지스터(140)가 접지 터미널(99)에 연결된 바닥 N+ 기판(150') 위 P-well(140-B)의 최상단에 배치된 N+ 구역(120-D)와 함께 수직으로 형성된 또 다른 구현을 도시하고 있다. P-well(140-B)는 또한 MOS 트랜지스터의 몸체부로서 기능한다. P+ 구역(125)은 전원/몸체 쇼트 접촉을 위해 두 MOSFET 장치들(110, 120)의 전원부(110-S, 120-S) 옆에 위치한다. 따라서, 대칭형 TVS 회로의 제조 방법은 두 래터럴 MOSFET 트랜지스터로서 공동 전원부를 공유하고 NPN 트랜지스터의 베이스로서 기능하기 위해 P 몸체부내에 둘러싸여 있는 제1 및 제2 MOSFET 트랜지스터를 설정하는 단계를 포함한다. 상기 방법은 반도체 기판 내 버티컬 NPN 트랜지스터로서 형성된 NPN 트랜지스터의 양극으로서 기능하는 공동 전원부와 음극으로서 기능하는 바닥의 도핑 처리된 구역 사이에 삽입된 베이스로서 기능하는 P 몸체부와 결합하는 바닥의 N극으로 도핑 처리된 구역과 함께 P 몸체부를 지지하는 단계를 더 포함한다. 특히, 상기 과정은 Epi층 내에 P-well(140-B)을 주입하고 N+ 기판(150')의 최상부 위에 N Epi층(155')을 형성하는 단계부터 시작할 수 있다. 전원부(110-S, 120-S) 및 드레인부(110-D, 120-D)는 그러면 마크를 사용하여 주입된다. 게이트(110-G, 120-G)는 열적으로 형성된 게이트옥사이드(gate oxide)위 다층의 블랭킷 침전으로 전원/드레인의 전 또는 후에 형성되고 마스크와 함께 에칭될 수 있다. 유전체층은 접촉 개구와 P+ 몸체 접촉부(125) 주입 후에 최상위 표면 위에 형성될 수 있다. 바람직한 구체화로, 상기 과정은 양극과 음극을 대응하는 반도체 구역에 전기적으로 연결하는 2중 금속층 제조과정을 포함한다. 반도체의 최상부 표면 위에 있는 양극(105')과 반도체 바닥면 위의 양극(105)은 이를 테면 P+ 싱커(sinker)(도시되지않음)를 탑다운(top down)으로부터 P+ 기판까지 형성하듯, 패키지의 리드프레임(도시되지 않음) 또는 칩 위에서 전기적으로 연결될 수 있다.
도6a 내지 도6c는 도4에 도시된 TVS 장치를 제조하기 위한 표준 CMOS 처리과정 단계를 보여주기 위한 한 벌의 사시도이다. 도6a에서, 에피택시얼 층(epitaxial layer)(210)을 지지하는 P+ 기판(205)은 두 N-well(215)을 형성하기 위해 삽입되었다. 도6b에서, 게이트 산화층(225)은 폴리실리콘 게이트층의 증착(deposition)과 M1 게이트와 M2 게이트로 지정된 두 개의 게이트 부분(220-1, 220-2)으로 패턴화를 거쳐 처음으로 형성된다. 상기 게이트 부분들은 각각 게이트 산화층(225-1, 225-2)에 의해 덧대어진다. 그런 후, 도6c에서, 마스크(도시되지 않음)는 트랜지스터 M1의 전원부 및 드레인부(230-S, 230-D)와 트랜지스터 M2의 전원부 및 드레인부(240-S, 240-D)를 형성하기 위해 전원과 드레인의 삽입을 수행하도록 적용된다. N+ 전원부로서 전원부(230-S, 240-S)를 연결한다. 상기 제조 공정은 산화/BPSG 층의 형태로 계속되고 P 몸체는 개구에 접촉한다. 몸체 접촉부 삽입은 P+ 몸체 접촉부(250)를 도핑처리하기 위해 수행된다. 그런 후에 도4에 도시된 TVS 장치의 제조 공정을 완료하기 위해 두 금속층(도시되지 않음)의 증착과 패터닝이 수행된다.
본 발명이 현재 바람직한 실시예로써 기술되었더라도, 상기의 개시를 읽고서 다양한 변형 및 수정들이 당해 기술 분야에 속하는 숙련된 자들에게 명백할 것이다. 따라서 첨부된 청구항들은 본 발명의 실질적 사상과 범위에 포함되는 것으로 모든 변경과 수정을 커버하여 해석되는 것으로 의도된다.

Claims (30)

  1. 두 개의 트랜지스터의 공동 전원에 전기적으로 연결된 베이스를 갖고, 상기 베이스는 양 또는 음의 어느 한 쪽의 과도 전압내의 바이폴라 트랜지스터 이미터의 전위에 묶여 있는 바이폴라 트랜지스터를 포함하는 대칭형 블로킹 과도전압억제(TVS) 회로.
  2. 제1항에 있어서, 상기 두 트랜지스터는 실질적으로 대칭하는 양지향성 과도전압의 억제를 수행하는 두 개의 실질적으로 동일한 트랜지스터를 더 포함하는 것을 특징으로 하는 대칭형 블로킹 TVS 회로.
  3. 제1항에 있어서, 상기 두 트랜지스터는 전기적으로 상호연결된 전원을 갖는 제1 및 제2 MOSFET 트랜지스터를 더 포함하는 것을 특징으로 하는 대칭형 블로킹 TVS 회로.
  4. 제3항에 있어서, 상기 제1 MOSFET 트랜지스터는 고전위의 터미널에 연결된 드레인과 저전위의 터미널에 연결된 게이트를 더 포함하고 상기 제2 MOSFET 트랜지 스터는 상기 저전위의 터미널에 연결된 드레인과 상기 고전위의 터미널에 연결된 게이트를 더 포함하는 것을 특징으로 하는 대칭형 블로킹 TVS 회로.
  5. 제4항에 있어서, 상기 바이폴라는 상기 저전위의 터미널에 연결된 이미터와 상기 고전위의 터미널에 연결된 컬렉터를 구비한 NPN 트랜지스터를 포함하는 것을 특징으로 하는 대칭형 블로킹 TVS 회로.
  6. 제5항에 있어서, 상기 제1 및 제2 MOSFET 트랜지스터는 N 채널 MOSFET 트랜지스터를 포함하는 것을 특징으로 하는 대칭형 블로킹 TVS 회로.
  7. 제4항에 있어서, 상기 바이폴라 트랜지스터는 상기 고전위의 터미널에 연결된 이미터와 상기 저전위의 터미널에 연결된 컬렉터를 구비한 PNP 트랜지스터를 포함하는 것을 특징으로 하는 대칭형 블로킹 TVS 회로.
  8. 제7항에 있어서, 상기 제1 및 제2 MOSFET 트랜지스터는 P 채널 MOSFET 트랜지스터인 것을 특징으로 하는 대칭형 블로킹 TVS 회로.
  9. 제1 트랜지스터 및 제2 트랜지스터; 및
    상기 제1 및 제2 트랜지스터의 공동 전원에 전기적으로 연결된 베이스를 갖고 상기 베이스는 대칭형 블로킹 과도전압억제기(TVS)로서 기능하며 상기 바이폴라 트랜지스터 이미터의 양 또는 음의 어느 한 전위에 묶여 있는 것을 특징으로 하는 바이폴라 트랜지스터;
    를 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1 및 제2 트랜지스터는 전기적으로 상호연결된 전원을 갖는 제1 및 제2 MOSFET 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 제1 MOSFET 트랜지스터는 고전위의 터미널에 연결된 드레인과 저전위의 터미널에 연결된 게이트를 더 포함하고 상기 제2 MOSFET 트랜지스터는 상기 저전위의 터미널에 연결된 드레인과 상기 고전위의 터미널에 연결된 게이트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 바이폴라는 상기 저전위의 터미널에 연결된 이미터와 상기 고전위의 터미널에 연결된 컬렉터를 구비한 NPN 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 제1 및 제2 MOSFET 트랜지스터는 N 채널 MOSFET 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 바이폴라 NPN 트랜지스터는 래터럴 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 제1 MOSFET 트랜지스터 및 상기 제2 트랜지스터는 반도체 기판의 제1 방향을 따라 측방향으로 확장되고 상기 반도체 기판의 상기 제1 방향에 수직인 제2 방향을 따라 확장하는 상기 NPN 트랜지스터의 베이스로서 기능하는 두 개의 마주 보는 도핑처리된 구역 위에 배치된 두 개의 래터럴 MOSFET 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 도핑처리된 구역의 두 마주보는 면 위에 측방향으로 배치된 두 N-well 구역은 상기 NPN 트랜지스터의 베이스로 기능하고 상기 두 N-well 구역은 상기 NPN 트랜지스터의 이미터와 컬렉터로 기능하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제1 MOSFET 트랜지스터와 상기 제2 MOSFET 트랜지스터는 상기 NPN 트랜지스터의 상기 베이스로 연장되는 P 몸체부에 둘러싸여 있는 공동 전원 구역을 공유하는 두 개의 래터럴 MOSFET 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제12항에 있어서, 상기 NPN 트랜지스터는 버티컬 NPN 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 제1 및 제2 MOSFET 트랜지스터는 두 개의 래터럴 MOSFET 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서, N+ 기판 최상위부 위에 있는 N Epi층 내에 형성된 P-well은 상기 NPN 트랜지스터의 상기 베이스 구역으로 연장하는 상기 제1 및 제2 MOSFET 트랜지스터에 몸체부를 제공하는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 P-well내에 주입된 N+ 구역은 상기 NPN 트랜지스터의 이미터로서 기능하는 상기 제2 MOSFET에 드레인 구역을 제공하는 것을 특징으로 하는 반도체 장치.
  22. 베이스를 양이나 음극을 띄는 어느 한 과도전압 상태의 상기 바이폴라 트랜지스터의 이미터 전위의 터미널에 묶기 위해 상기 베이스를 두 트랜지스터의 공동 전원에 전기적으로 연결하는 단계를 포함하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  23. 제22항에 있어서, 대칭형 양지향성 과도전압의 억제를 수행하기 위해 실질적으로 동일한 두 트랜지스터로서 상기 두 트랜지스터를 생산하는 단계를 더 포함하는 것을 특징으로 하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  24. 제11항에 있어서, 상기 바이폴라 트랜지스터의 상기 베이스에 전기적으로 연결하는 전기적으로 상호연결된 전원을 갖는 제1 및 제2 MOSFET 트랜지스터로서 상기 두 트랜지스터를 생산하는 단계를 더 포함하는 것을 특징으로 하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  25. 제24항에 있어서, 상기 제1 MOSFET 트랜지스터의 드레인을 고전위 터미널에 연결하고 상기 제1 MOSFET 트랜지스터의 게이트를 저전위의 상기 터미널에 연결하며; 그리고 상기 제2 MOSFET 트랜지스터의 드레인을 상기 저전위의 터미널에 연결하고 상기 제2 MOSFET 트랜지스터의 게이트를 상기 고전위의 터미널에 연결하는 것을 특징으로 하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  26. 제24항에 있어서, 상기 제1 MOSFET 트랜지스터와 상기 제2 MOSFET 트랜지스터를 도핑처리된 구역의 두 마주보는 면 위에 있는 반도체 기판의 제1 방향을 따라서 측방향으로 연장하고; 그리고 상기 도핑된 구역을 상기 바이폴라 트랜지스터의 베이스에 대한 상기 제1 방향에 수직인 제2 방향을 따라서 연장하는 것을 특징으로 하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  27. 제26항에 있어서, NPN 트랜지스터로 상기 바이폴라 트랜지스터를 제공하는 것을 특징으로 하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  28. 제27항에 있어서, 상기 바이폴라 트랜지스터의 상기 베이스로서 상기 도핑처리된 구역의 두 마주보는 면 위에 측방향으로 배치된 두 N-well 구역을 제공하고; 상기 두 N-well은 상기 바이폴라 트랜지스터의 이미터와 컬렉터로 기능하는 것을 특징으로 하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  29. 제27항에 있어서, 공동 전원부를 공유하는 두 래터럴 MOSFET 트랜지스터로서 상기 제1 및 제2 MOSFET 트랜지스터를 설정하고 P 몸체부내에 둘러싸인 상기 제1 및 제2 MOSFET 트랜지스터를 상기 NPN 트랜지스터의 상기 베이스까지 연장하는 것을 특징으로 하는 대칭형 블로킹 과도전압억제(TVS) 회로를 생산하는 방법.
  30. 제27항에 있어서, 상기 제1 및 제2 MOSFET의 P 몸체부를 상기 반도체 기판내의 버티컬 NPN 트랜지스터로 형성된 상기 NPN 트랜지스터에서 컬렉터로 기능하는 상기 N+ 기판과 이미터로 기능하는 상기 제2 MOSFET의 드레인 구역 사이에 삽입된 상기 NPN의 베이스까지 연장하기 위해 N+ 기판 바닥의 최상위부에 있는 N epi층 내의 P-well 구역을 지지하는 것을 특징으로 하는 방법.
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