CN112670281A - 一种双向低压静电浪涌全芯片保护集成电路 - Google Patents
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Abstract
本发明涉及集成电路的静电放电及浪涌防护领域,公开了一种双向低压静电浪涌全芯片保护集成电路，包括P型衬底，P型衬底的上表面设有N型隔离区，N型隔离区的上表面从左往右依次设有第一N阱、第一P阱和第二N阱，第一N阱的左侧面与第一P阱的右侧面连接，第一P阱的右侧面与第二N阱的左侧面连接，通过在第一N阱、第一P阱和第二N阱上对称设置N+注入区或者P+注入区，形成对称设置的二极管和三极管，在实际使用时，通过这些二极管和三极管可以使本发明的电流泄放路径均呈双向全对称特性，提高了本发明的鲁棒性。
Description
技术领域
本发明涉及集成电路的静电放电及浪涌防护领域，具体涉及一种双向低压静电浪涌全芯片保护集成电路。
背景技术
静电放电(ESD)或浪涌(EOS)是造成集成电路内部损坏及电子产品功能失效的主要原因。由于电路(IC)系统集成度日益复杂，IC内部电路的工作电压以及信号传输速率区别较大，尤其伴随集成电路工艺的日益改进，射频IC(RFIC)的工作电压变化区间日益缩小，信号传输速度大幅上升，RFIC的这些电学特性变化导致其对EOS/ESD防护要求更高。同时，ESD/EOS防护电路的性能对工艺制备尺寸非常敏感，这又进一步增大了RFIC的ESD防护设计难度。
通信电子产品的内部电路单元如存储器、显示屏幕和网络接口等都要各自的工作电源，且数据传输速率快，这些电路单元在上电、断电以及状态转变过程中，均可能会受到ESD/EOS干扰信号的影响。为提高这些电路单元的系统功能稳定性及可靠性，通常需要对风险端口建立合适的ESD/EOS防护网络。为避免或降低这些ESD/EOS防护网络对通信电子产品内部电路单元的影响，这些ESD/EOS防护网络需要具有开启速度快，寄生电容低，ESD/EOS鲁棒性强等特征。
而目前常见的ESD/EOS的防护网络主要有二极管(Diode)、双极型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)、横向与纵向扩散MOSFET(LDMOS/VDMOS)以及可控硅整流器(SCR)等电路单元。在低压IC的ESD/EOS防护应用中，二极管是常用电路单元，但是普通二极管存在鲁棒性差，寄生电容大等问题。二极管辅助SCR(DTSCR)也是另一种单向ESD/EOS防护电路单元，又由于它存在仅能对单向ESD/EOS进行有效防护，在双向信号传输的电路模块中，不能对相反方向的ESD/EOS进行高效防护。
发明内容
鉴于背景技术的不足，本发明是提供了一种双向低压静电浪涌全芯片保护集成电路，所要解决的技术问题是现有技术在对IC进行ESD/EOS保护时只能进行单方向的ESD/EOS保护。
为解决以上技术问题，本发明提供了如下技术方案：一种双向低压静电浪涌全芯片保护集成电路，包括P型衬底，P型衬底的上表面设有N型隔离区，N型隔离区的上表面从左往右依次设有第一N阱、第一P阱和第二N阱，第一N阱的左侧面与第一P阱的右侧面连接，第一P阱的右侧面与第二N阱的左侧面连接；
第一N阱上设有第一P+注入区，第一P+注入区的右侧间隔设有第一N+注入区，第一N+注入区分别在第一N阱和第一P阱上，第二N阱上设有第五P+注入区，第五P+注入区的左侧间隔设有第八N+注入区，第八间隔注入区分别在第一P阱和第二N阱上；
第一P阱的中心设有第三N阱，第三N阱上设有第三P+注入区，第三P+注入区的前侧和后侧分别设有第五N+注入区和第四N+注入区，第五N+注入区分别在第一P阱和第三N阱上，第四N+注入区分别在第一P阱和第三N阱上；
第一N+注入区和第四N+注入区之间间隔设有至少两个第二N+注入区，每两个相邻的第二N+注入区之间设有第二P+注入区，第八N+注入区和第四N+注入区之间间隔设有至少两个第六N+注入区，每两个相邻的第六N+注入区之间设有第四P+注入区。
作为进一步的技术方案，P型衬底的左侧面、N型隔离区的左侧面和第一N阱的左侧面齐平，P型衬底的右侧面、N型隔离区的右侧面和第二N阱的右侧面齐平。
最为进一步的技术方案，该集成电路的整体结构关于P型衬底的中心中心称。
作为进一步的技术方案，N型隔离区为高压N阱或者N型埋层。
当第一N+注入区和第四N+注入区之间间隔设有两个第二N+注入区、第八N+注入区和第四N+注入区之间间隔设有至少两个第六N+注入区时，第一P+注入区和第二P+注入区左侧的第二N+注入区均与第一金属相连，第一N+注入区、第二P+注入区和第五N+注入区均与第二金属相连，第三P+注入区、第二P+注入区右侧的第二N+注入区和第四P+注入区左侧的第六N+注入区均与第三金属相连，第四P+注入区、第四N+注入区和第八N+注入区均与第四金属相连，第四P+注入区右侧的第六N+注入区和第五P+注入区均与第五金属相连。
在实际使用时，可从第一金属引出一电极用作该集成电路的VSS端；可从第三金属引出一电极作该集成电路的I/O端；可从第五金属引出一电极用作该集成电路的VDD端。本发明在使用时具有以下六种工作模式：
PS模式：I/O接高电位，VSS接低电位，VDD浮空；
PD模式：I/O接高电位，VDD接低电位，VSS浮空：
NS模式：I/O接低电位，VSS接高电位，VDD浮空；
ND模式：I/O接低电位，VDD接高电位，VSS浮空；
DS模式：VDD接高电位，VSS接低电位，I/O浮空；
SD模式：VDD接低电位，VSS接高电位，I/O浮空。
本发明与现有技术相比所具有的有益效果是：首先通过N型隔离区可以降低本发明在工作时的漏电流，削弱衬底寄生效应；其次可以在第二N+注入区和第二P+注入区之间、在第六N+注入区和第四P+注入区之间制备稳压二极管，可以避免I/O端与VSS端之间或者VDD与I/O端之间因为距离过短产生ESD/EOS瞬态击穿现象；另外本发明由于中心对称，因此在PS模式和PD模式下工作的电流泄放路径完全相同，在NS模式与ND模式下工作的电流泄放路径完全相同，在DS模式与SD模式下的电流泄放路径双向完全相同；最后本发明在PS、PD、NS、ND、DS和SD六种工作模式中均有两个正偏二极管辅助SCR触发特征，在全芯片ESD/EOS防护模式下，本发明在I/O、VSS与VDD任意两端口之间均有对称正反向ESD/EOS保护特性，可减小芯片设计面积和寄生电容，降低导通电阻，增强ESD/EOS鲁棒性，另外任意两端口之间的电流泄放路径包含并联的上下两条SCR路径，在不改变触发条件下，亦可有效提高本发明的鲁棒性与维持电压，具有面积小、导通电阻小和寄生电容低的优势。
附图说明
本发明有如下附图：
图1为本发明的结构图；
图2为本发明与第一至第五金属的连线图；
图3为本发明在NS模式下的等效电路图；
图4为本发明在SD模式下的等效电路图；
图5为本发明在PD模式下的等效电路图。
具体实施方式
现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
如图1-5所示，一种双向低压静电浪涌全芯片保护集成电路包括P型衬底101，P衬底101的表面区域设有N型隔离区102，N型隔离区102的左侧边缘与P型衬底101的左侧边缘相连，N型隔离区102的右侧边缘与P型衬底101右侧边缘相连；
N型隔离区102的表面区域从左到右依次设有第一N阱103、第一P阱104和第二N阱106；其中，第一N阱103的左侧边缘与N型隔离区102的左侧边缘相连，第一N阱103的右侧边缘与第一P阱104的左侧边缘相连，第一P阱104的右侧边缘与第二N阱106的左侧边缘相连，第二N阱106的右侧边缘与N型隔离区102右侧边缘相连；
第一N阱103上设有第一P+注入区107，第一P+注入区107的右侧间隔设有第一N+注入区108，第一N+注入区108分别在第一N阱103和第一P阱104上，第二N阱106上设有第五P+注入区119，第五P+注入区119的左侧间隔设有第八N+注入区118，第八间隔注入区118分别在第一P阱104和第二N阱106上；
第一N阱103的表面设有第一P+注入区107，第一P+注入区107的右侧间隔设有第一N+注入区108，第一N+注入区108横跨在第一N阱103和第一P阱104的表面区域；
第一P阱104的中心部分区域设有第三N阱105，第三N阱105上设有第三P+注入区113，第三P+注入区113的前侧和后侧分别设有第五N+注入区114和第四N+注入区112，第五N+注入区114分别在第一P阱104和第三N阱105上，第四N+注入区112分别在第一P阱104和第三N阱105上，第三P+注入区113的左侧边缘与第三N阱105的左侧边缘设有一定间距，第三P+注入区113的右侧边缘与第三N阱105的右侧边缘设有一定间距；
第一P阱104的表面区域在第一N+注入区108和第四N+注入区之间从左至右依次按一定间距制备第二N+注入区109、第二P+注入区110、第三N+注入区111、在第四N+注入区和第八N+注入区118之间从左至右依次设有第六N+注入区115、第四P+注入区116和第七N+注入区117，第三N+注入区111的右侧与第三N阱105左侧边缘设有一定间距，第六N+注入区115的左侧与第三N阱105的右侧边缘设有一定间距；
如图2所示，第一P+注入区107和第二N+注入区109均与第一金属201相连；第一N+注入区108、第二P+注入区110和第五N+注入区114均与第二金属202相连；第三P+注入区113、第三N+注入区111和第六N+注入区115均与第三金属203相连；第四P+注入区116、第四N+注入区112和第八N+注入区118均与第四金属204相连，第七N+注入区117和第五P+注入区119均与第五金属205相连；
具体地，本实施例中，本发明的整体结构关于P型衬底101的中心中心称，N型隔离区102为高压N阱或者N型埋层。
在实际使用时，可从第一金属引出一电极用作该集成电路的VSS端；可从第三金属引出一电极作该集成电路的I/O端；可从第五金属引出一电极用作该集成电路的VDD端。本发明在使用时具有以下六种工作模式：
PS模式：I/O接高电位，VSS接低电位，VDD浮空；
PD模式：I/O接高电位，VDD接低电位，VSS浮空：
NS模式：I/O接低电位，VSS接高电位，VDD浮空；
ND模式：I/O接低电位，VDD接高电位，VSS浮空；
DS模式：VDD接高电位，VSS接低电位，I/O浮空；
SD模式：VDD接低电位，VSS接高电位，I/O浮空。
在实际使用时在PS模式与NS模式、PD模式与ND模式、PD模式与PS模式、NS模式与ND模式，双向低压静电浪涌全芯片保护IC内部电流泄放路径呈电学双向对称特性。
本发明在NS模式下的等效电路图如图3所示，当电流从VSS端流向I/O端时，第一P+注入区107、第一N阱103和第一P阱104构成PNP管T1，第一N阱103、第一P阱104和第三N+注入区111构成NPN管T2，第一N阱103和所述第一P阱104和第六N+注入区115构成NPN管T3，NPN管T2与所述NPN管T3并联，并与PNP管T1构成SCR结构的正反馈网络，提了本发明的鲁棒性；另外第一P+注入区107、第一N+注入区108和第一N阱103构成正偏二极管D1，第二P+注入区110、第一P阱104和第三N+注入区111构成正偏二极管D2，第一P阱104和第六N+注入区115构成正偏二极管D3，正偏二极管D2、D3并联，在ESD应力作用下，与正偏二极管D1以及第二金属202形成二极管串正向导通的触发路径，一方面大大降低了本发明的触发电压，切二极管的钳位能力也使得其抗闩锁能力大大提高，另一方面二极管串与SCR电流泄放路径并联，降低了本发明的寄生电容和导通电阻；
在实际使用时，本发明在SD模式与DS模式的电流泄放路径均呈双向全对称特性。本发明在SD模式下的等效电路图如图4所示，当电流从VSS端流到VDD端时，第一N阱103、第一P阱104以及第七N+注入区117构成NPN管T4，PNP管T1和NPN管T4构成SCR结构的正反馈网络，提高了本发明的鲁棒性；另外第一P阱104和第七N+注入区117构成正偏二极管D4，正偏二极管D1、D4组成二极管串正向导通路径，提高双向低压静电浪涌全芯片保护IC的维持电压，降低触发电压。
在实际使用时，本发明在PD模式与ND模式的电流泄放路径均呈双向全对称特性，在PD模式下的等效电路图如图5所示，当电流从I/O端流到VDD端时，第三P+注入区113、第三N阱105以及第一P阱104构成PNP管T5，第一P阱104、第三N阱105以及第七N+注入区117构成NPN管T6，PNP管T5和NPN管T6构成SCR结构的正反馈网络，提高双了本发明的鲁棒性，另外第三P+注入区113、第三N阱105和第四N+注入区112构成正偏二极管D5，该正偏二极管D5与第五N+注入区114、第三P+注入区113和第三N阱105构成的正偏二极管并联，由正偏二极管D4、D5组成的二极管串正向导通路径，提高了本发明在PD模式的维持电压，降低触发电压。
另外在实际使用时，本发明在PD模式与PS模式、NS模式与ND模式中的内部电流泄放路径呈电学双向对称特性。
另外在实际使用时，可根据实际需求在第二N+注入区109与第二P+注入区110之间按工艺设计规则制备稳压二极管、在第二P+注入区110与第三N+注入区111之间根据实际工艺设计规则制备稳压二极管、在第四P+注入区116与第六N+注入区115之间按实际工艺设计规则制备稳压二极管、在将第四P+注入区116与第七N+注入区117之间根据实际工艺设计规则制备稳压二极管，可避免在I/O端与VSS端之间，或在VDD与I/O端之间因为距离过短产生ESD/EOS瞬态击穿现象。
上述依据本发明为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。
Claims (4)
1.一种双向低压静电浪涌全芯片保护集成电路，其特征在于：包括P型衬底，所述P型衬底的上表面设有N型隔离区，所述N型隔离区的上表面从左往右依次设有第一N阱、第一P阱和第二N阱，所述第一N阱的左侧面与第一P阱的右侧面连接，所述第一P阱的右侧面与第二N阱的左侧面连接；
所述第一N阱上设有第一P+注入区，所述第一P+注入区的右侧间隔设有第一N+注入区，所述第一N+注入区分别在第一N阱和第一P阱上，所述第二N阱上设有第五P+注入区，所述第五P+注入区的左侧间隔设有第八N+注入区，所述第八间隔注入区分别在所述第一P阱和第二N阱上；
所述第一P阱的中心设有第三N阱，所述第三N阱上设有第三P+注入区，所述第三P+注入区的前侧和后侧分别设有第五N+注入区和第四N+注入区，所述第五N+注入区分别在所述第一P阱和第三N阱上，所述第四N+注入区分别在所述第一P阱和第三N阱上；
所述第一N+注入区和第四N+注入区之间间隔设有至少两个第二N+注入区，每两个相邻的第二N+注入区之间设有第二P+注入区，所述第八N+注入区和第四N+注入区之间间隔设有至少两个第六N+注入区，每两个相邻的第六N+注入区之间设有第四P+注入区。
2.根据权利要求1所述的一种双向低压静电浪涌全芯片保护集成电路，其特征在于：所述P型衬底的左侧面、N型隔离区的左侧面和第一N阱的左侧面齐平，所述P型衬底的右侧面、N型隔离区的右侧面和第二N阱的右侧面齐平。
3.根据权利要求1或2所述的一种双向低压静电浪涌全芯片保护集成电路，其特征在于：该集成电路的整体结构关于P型衬底的中心中心对称。
4.根据权利要求1所述的一种双向低压静电浪涌全芯片保护集成电路，其特征在于：所述N型隔离区为高压N阱或者N型埋层。
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