CN112563261B - 一种cmos辅助触发scr结构的高压保护集成电路 - Google Patents
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Abstract
本发明提供一种CMOS辅助触发SCR结构的高压保护集成电路，属于集成电路的静电放电与浪涌防护领域。该高压保护集成电路包括嵌入式CMOS、SCR结构和金属线。本发明利用SCR的强ESD鲁棒性优点，通过在电路中嵌入MOS管结构，可实现快速响应和抗闩锁特性，并且，通过SCR与寄生三极管及MOS管并联导电，可达到较高的ESD电流泄放效率。此外，通过电路单元结构及版图设计优化，减少掩膜版数量，可在保证占用较小的芯片面积同时，兼顾较优的工艺兼容性及较低的制造成本。
Description
技术领域
本发明属于集成电路的静电放电与浪涌防护领域，涉及一种静电浪涌防护电路单元，具体涉及一种CMOS辅助触发SCR结构高压保护集成电路，可用于提高IC片内静电防护和电子产品浪涌防护能力。
背景技术
半导体工艺制程的不断进步极大地提高了芯片的集成度及相关电子产品的工作性能。然而，随着集成电路(IC)及电子产品体积的不断缩小，部分电学性能退化日益严重，尤其是集成电路及电子产品的可靠性问题、工艺波动问题以及功耗问题表现明显。在可靠性问题方面，静电放电(ESD)和电过应力或浪涌(EOS)现象是导致IC及电子产品电学性能退化严重的主要原因。相关统计结果表明，ESD/EOS导致IC及电子产品失效，在所有失效情况中所占的比例已达50％左右。特别是伴随功率半导体在电源管理、驱动及汽车电子行业的广泛应用，高压IC的ESD/EOS问题越来越受到重视。因为IC及电子产品恶劣的工作环境以及复杂工艺带来的多种寄生效应，会严重削弱传统ESD/EOS器件或电路单元的防护能力。所以，在保证高压IC及功率电子产品功能改进的同时，设计高效能与低成本的ESD/EOS防护电路单元，是提高IC及电子产品可靠性的重要研究方向。
当前，在传统高压IC的ESD/EOS防护设计过程中，常用大规模的栅接地N型场效应管(GGNMOS)实现片上ESD/EOS防护。但是，该方法存在一些弊端，诸如：占用芯片面积较大；叉指结构易产生电流分布不均匀问题，受电流热集聚效应影响，单位面积上电路的ESD鲁棒性较差；级联结构易使GGNMOS栅极承受电压过高，在电路单元还未开启或刚开启时，栅氧层已被击穿，导致电路单元过早失效，无法实现预期的防护功能等。近年来，SCR结构以其单位面积上ESD鲁棒性较强，节约芯片面积且工艺兼容性较好的优势受到高压ESD/EOS防护设计领域的广泛关注。然而，SCR的响应速度较慢，易闩锁以及漏电流较大的短板使其难以直接应用于高压集成电路的ESD/EOS防护领域。本发明实例提供了一种CMOS辅助触发SCR结构双向高压保护集成电路，通过特殊版图与物理电学结构设计，将多种不同物理结构的电学单元进行优化复合及进行特殊金属布线设计，可实现高压IC及电子产品的ESD/EOS高效防护。
本发明提出的CMOS辅助触发SCR结构的高压保护集成电路具有响应速度快，较好的抗闩锁能力和ESD鲁棒性能力强的特点。本发明通过在电路中嵌入关态的GGNMOS与开态的P型场效应管(PMOS)，形成CMOS辅助触发SCR结构，可提高SCR在ESD事件发生时的响应速度，在不增加芯片面积的情况下，既提高了电路的ESD/EOS防护性能，又降低了电路的寄生效应，可满足高速IC及电子产品的快开启低结电容等需求。
发明内容
针对传统高压ESD/EOS防护方案中响应速度慢、易闩锁以及单位面积ESD鲁棒性较差等问题，本发明提出了一种CMOS辅助触发SCR结构的高压保护集成电路。本发明利用SCR的强ESD鲁棒性优点，通过在电路中嵌入MOS管结构，可实现快速响应和抗闩锁特性，并且，通过SCR与寄生三极管及MOS管并联导电，可达到较高的ESD电流泄放效率。此外，通过电路单元结构及版图设计优化，减少掩膜版数量，可在保证占用较小的芯片面积同时，兼顾较优的工艺兼容性及较低的制造成本。
本发明通过以下技术方案实现：
一种CMOS辅助触发SCR结构的高压保护集成电路，该电路包括嵌入式CMOS、SCR结构和金属线，所述高压保护集成电路包括P衬底、第一N阱、P阱、第二N阱、第一N+注入区、第一P+注入区、第二N+注入区、第一多晶硅栅、第一薄栅氧化层、第二P+注入区、第三N+注入区、第二多晶硅栅、第二薄栅氧化层、第三P+注入区及第四N+注入区；
其中，在P衬底上表面区域的从左至右依次设有第一N阱、P阱、第二N阱，P阱的左侧边缘与第一N阱的右侧边缘相连，P阱的右侧边缘与第二N阱的左侧边缘相连；
沿长度方向，在第一N阱的表面区域从左至右依次设有第一N+注入区、第一P+注入区；
在P阱的表面区域，设有第一多晶硅栅及被其覆盖的第一薄栅氧化层；
第二N+注入区横跨在第一N阱与P阱之间的表面区域，第二N+注入区左侧边缘与第一P+注入区右侧边缘之间设有一间距，第二N+注入区右侧边缘与第一多晶硅栅以及被其覆盖的第一薄栅氧化层左侧边缘相连；
在第二N阱的表面区域，从左至右依次设有第二多晶硅栅以及被其覆盖的第二薄栅氧化层、第三P+注入区、第四N+注入区；
在第一多晶硅栅以及被其覆盖的第一薄栅氧化层与第二多晶硅栅以及被其覆盖的第二薄栅氧化层之间的表面区域，第二P+注入区、第三N+注入区均沿电路单元宽度方向对齐排列，第二P+注入区和第三N+注入区均横跨在P阱与第二N阱之间的表面区域，第二P+注入区和第三N+注入区的左侧边缘均与第一多晶硅栅及被其覆盖的第一薄栅氧化层的右侧边缘相连，第二P+注入区和第三N+注入区的右侧边缘均与第二多晶硅栅及被其覆盖的第二薄栅氧化层的左侧边缘相连；
所述金属线用于连接所述高压保护集成电路的不同电路单元，并从金属线中引出两个电极作为所述高压保护集成电路的两个电学应力端口。其中，第一N+注入区与第一金属1相连，第一P+注入区与第二金属1相连，第一多晶硅栅与第三金属1相连，第二P+注入区与第四金属1相连，第三N+注入区与第五金属1相连，第二多晶硅栅与第六金属1相连，第三P+注入区与第七金属1相连，第四N+注入区与第八金属1相连；
第一金属1、第二金属1均与第一金属2相连，第三金属1、第四金属1、第五金属1、第六金属1均与第二金属2相连；第七金属1、第八金属1均与第三金属2相连；
从第一金属2引出第一电极，用作所述高压保护集成电路的第一电学应力端，从第三金属2引出第二电极，用作所述高压保护集成电路的第二电学应力端。
本发明的有益技术效果为：
1.本发明中，由第二N+注入区、第一多晶硅栅及被其覆盖的第一薄栅氧化层、第三N+注入区、第二P+注入区、P阱和第三P+注入区构成一对CMOS管，可用于辅助所述高压保护集成电路，提高开启速度，降低触发电压，并增强电压钳制能力。
2.本发明中，可去除第二P+注入区上的第四金属1，由第二N+注入区、P阱和第三N+注入区构成的NPN三极管，可增强所述高压保护集成电路的电流分流能力，增强电路的ESD/EOS鲁棒性；由第二P+注入区、第二N阱和第三P+注入区构成的PNP三极管，可增强所述高压保护集成电路的电压拑位能力，降低所述高压保护集成电路的闩锁风险。
3.本发明中，原发明及有益技术效果2中所述高压集成电路均可通过在所述P衬底上表面区域增加场氧隔离区域，以削弱所述高压保护集成电路的级联后的寄生效应，实现不同电源域的高压ESD/EOS防护需求。
4.本发明中，原发明及有益技术效果2中所述高压集成电路可将第二P+注入区和第三N+注入区沿所述高压保护集成电路宽度方向进行交替版图设计，以提高电路单元表面的电流分布均匀性，增强所述高压保护集成电路的ESD/EOS鲁棒性；
5.本发明中，原发明及有益技术效果2中所述高压集成电路均可沿宽度方向堆叠，以增强电路ESD/EOS鲁棒性。
附图说明
图1是本发明电路的三维结构图；
图2是本发明电路的金属连线图；
图3是本发明电路的整体等效电路图；
图4是本发明电路导通初期等效电路图；
图5是本发明电路导通后期等效电路图；
图6是本发明的有益技术效果2中所述高压保护电路的金属布线图；
图7是本发明的有益技术效果2中所述高压保护电路的整体等效电路图；
图8是本发明的有益技术效果2中所述高压保护电路的导通前期等效电路图；
图9是本发明的有益技术效果2中所述高压保护电路的导通后期等效电路图。
图中：100P衬底；101第一N阱；102P阱；103第二N阱；104第一N+注入区；105第一P+注入区；106第二N+注入区；107第一多晶硅栅；108第一薄栅氧化层；109第二P+注入区；110第三N+注入区；111第二多晶硅栅；112第二薄栅氧化层；113第三P+注入区；114第四N+注入区；201第一金属1；202第二金属1；203第三金属1；204第四金属1；205第五金属1；206第六金属1；207第七金属1；208第八金属1；209第三金属2；301第一电极；302第二电极；210第二金属2；D1二极管；T1PNP型三极管；T2NPN型三极管；M1N型MOS管；M2P型MOS管；T3NPN型三极管。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明：
本发明提出了一种CMOS辅助触发SCR结构高压保护集成电路。本发明将SCR、关态NMOS与开态PMOS结构进行复合，构成CMOS辅助触发SCR电流路径，可提高电路的响应速度和抗闩锁能力；并且，通过SCR与寄生三极管及MOS管并联导电，可达到较高的ESD电流泄放效率。此外，通过电路单元结构及版图设计优化，减少掩膜版数量，可在保证占用较小的芯片面积同时，兼顾较优的工艺兼容性及较低的制造成本。
本发明的高压保护集成电路单元三维结构如图1所示，其电路特征在于：该电路单元包括嵌入式CMOS、SCR结构和金属线，所述应用电路主要由P型衬底100、第一N阱101、P阱102、第二N阱103、第一N+注入区104、第一P+注入区105、第二N+注入区106、第一多晶硅栅107、第一薄栅氧化层108、第二P+注入区109、第三N+注入区110、第二多晶硅栅111、第二薄栅氧化层112、第三P+注入区113及第四N+注入区114构成；
其中，在P衬底100的表面区域，从左至右依次设有第一N阱101、P阱102、第二N阱103，P阱102的左侧边缘与第一N阱101的右侧边缘相连，P阱102的右侧边缘与第二N阱103的左侧边缘相连；
沿长度方向，在第一N阱101的表面区域从左至右依次设有第一N+注入区104、第一P+注入区105；
在P阱102的表面区域，设有第一多晶硅栅107及被其覆盖的第一薄栅氧化层108；
第二N+注入区106横跨在第一N阱101与P阱102之间的表面区域，第二N+注入区106左侧边缘与第一P+注入区105右侧边缘之间设有一间距，第二N+注入区106右侧边缘与第一多晶硅栅107以及被其覆盖的第一薄栅氧化层108左侧边缘相连；
在第二N阱103的表面区域，从左至右依次设有第二多晶硅栅111以及被其覆盖的第二薄栅氧化层112、第三P+注入区113、第四N+注入区114；
在第一多晶硅栅107以及被其覆盖的第一薄栅氧化层108与第二多晶硅栅111以及被其覆盖的第二薄栅氧化层112之间的表面区域，第二P+注入区109、第三N+注入区110沿电路单元宽度方向对齐排列，第二P+注入区109、第三N+注入区110均横跨在P阱102与第二N阱103之间的表面区域，第二P+注入区109、第三N+注入区110的左侧边缘均与第一多晶硅栅107及被其覆盖的第一薄栅氧化层108的右侧边缘相连，第二P+注入区109、第三N+注入区110的右侧边缘均与第二多晶硅栅111及被其覆盖的第二薄栅氧化层112的左侧边缘相连；
本发明的金属布线连接如图2所示，所述金属线用于连接注入区与多晶硅栅，并从金属线中引出两个电极分别作为电路的正向导通和反向导通回路，第一N+注入区104与第一金属1 201相连，第一P+注入区105与第二金属1 202相连，第一多晶硅栅107与第三金属1203相连，第二P+注入区109与第四金属1 204相连，第三N+注入区110与第五金属1 205相连，第二多晶硅栅111与第六金属1 206相连，第三P+注入区113与第七金属1 207相连，第四N+注入区114与第八金属1 208相连；
第一金属1 201、第二金属1 202均与第一金属2 211相连，第三金属1 203、第四金属1204、第五金属1 205、第六金属1 206均与第二金属2 210相连；第七金属1 207、第八金属1 208均与第三金属2 209相连；
从第一金属2 211引出第一电极301，用作防护电路的第一电学应力端，从第三金属2 209引出第二电极302，用作防护电路的第二电学应力端。
本发明所述的高压保护集成电路的整体等效电路图如图3所示，二极管D1由第二N+注入区106与P阱102构成，PNP型三极管T1由第一P+注入区105、第一N阱101和P阱102构成；NPN型三极管T2由第一N阱101、P阱102及第二N阱103构成；N型MOS管M1由第二N+注入区106、第一多晶硅栅107及被其覆盖的第一薄栅氧化层108、第三N+注入区110和P阱102构成；P型MOS管M2由第二P+注入区109、第二多晶硅栅111以及被其覆盖的第二薄栅氧化层112、第三P+注入区113和第二N阱103构成；电阻R1为第一N阱101体电阻；电阻R2为第二N阱103体电阻；电阻R3为P阱102体电阻；在施加电学应力后的不同时刻，电路单元内部的导通路径不同。
电学应力作用于本发明所述的高压保护集成电路的第一电极301，第二电极302接地。在施加电学应力初期，所述高压保护集成电路的等效电路图结构如图4所示。由于第一多晶硅栅107接低电位，第三N+注入区110接低电位，因此，N型MOS管M1处于关态；由于第二多晶硅栅111接低电位，P型MOS管M2处于开态；随电学应力增强，由第二N+注入区106和P阱102构成的二极管D1将反向偏置，一部分少子漂移电流将经过P阱102的体电阻R3，由开态P型MOS管M2直接泄放至地，可提高电路的开启速度；另一部分少子漂移电流将经过R3、第二P+注入区109、第四金属1 204、第三N+注入区205、第二N阱103上的体电阻R2和第四N+注入区114泄放至地。当少子漂移电流在体电阻R2上产生一定的压降时，由于第一多晶硅栅107及第二多晶硅栅111均通过第三N+注入区110与第二N阱103的体电阻R2电压耦合，因此，第一多晶硅栅107及第二多晶硅栅111的电位均升高，N型MOS管M1栅下形成弱导电沟道，P型MOS管M2栅下导电沟道消失。流经PMOS的少子漂移电流减少，流经R2的电流增加，进一步提高M1与M2栅极电压，促进M1开启，M2关断。
随M1开启，所述高压保护集成电路内部的等效电路图发生改变，如图5所示。电学应力产生的浪涌电流将经过体电阻R1、开态N型MOS管M1和体电阻R2直接泄放至地。随浪涌电流的增大，体电阻R1的电位升高。当浪涌电流在第一N阱101的体电阻R1或P阱102的体电阻R3上形成0.7V的压降时，寄生的PNP型三极管T1、NPN型三极管T2导通并工作在放大状态。PNP型三极管T1和NPN型三极管T2组成SCR正反馈网络，取代NMOS，起主要浪涌电流泄放作用。与传统SCR相比，一方面，所述高压保护电路由于栅耦合作用，不依赖反偏PN结雪崩击穿开启SCR路径，可降低所述高压保护集成电路的触发电压，提高电路对ESD/EOS事件的响应速度，增强电路的ESD/EOS鲁棒性；另一方面，开态N型MOS管M1和阱电阻R2构成另一条低阻电流泄放通路，该路径与SCR路径并联分流，可抑制SCR正反馈效应，提高电路的维持电压，增强电路的抗闩锁能力。
本发明的有益技术效果2中所述高压保护电路的三维结构图如图6所示，整体等效电路图如图7所示，NPN型三极管T3由第二N+注入区106、P阱102及第三N+注入区110构成；PNP型三极管T4由第二N+注入区106、第二N阱103及第三P+注入区113构成，二极管D2由第二P+注入区109及第三N+注入区110构成；其余电路内部单元与本发明原电路完全相同。在施加电学应力初期，有益技术效果2中所述高压保护电路的等效电路图如图8所示，与图4相比，流经P阱体电阻R3的少子漂移电流在P型MOS管M2的电流泄放路径并未改变，在第二N阱体电阻R2的泄放路径中，增加了一正偏二极管D2，正偏二极管D2与体电阻R2串联分压，弱化了栅耦合作用，导致电路的开启速度将有所降低，但因栅耦合作用，有益技术效果2中所述高压保护电路的开启特性仍旧优于传统SCR。
在施加电学应力后期，有益技术效果2中所述高压保护电路的等效电路图如图9所示。与图5相比，随电路内部流经的浪涌电流增大，二极管D1反向偏置，D2正向偏置，由第二N+注入区106、P阱102和第三N+注入区110构成的NPN三极管导通并工作于电流放大状态，可进一步增强所述高压保护集成电路的电流分流能力，增强电路的ESD/EOS鲁棒性；在SCR路径开启后，由于第三P+注入区113接地电位，第二N阱103上的体电阻R2为高电位，寄生PNP型三极管T4将导通并工作在电流放大状态。
此外，本发明所述高压保护集成电路及有益效果2中所述高压保护集成电路均可通过调节第二N+注入区106的长度，调控电路的触发电压以适应不同电源域集成电路的防护需求；还可通过将第二P+注入区109与第三N+注入区110沿所述高压保护集成电路宽度方向进行交替版图设计，形成多个N型MOS管和P型MOS管，削弱电流集肤效应，进一步提高电路单元的ESD/EOS防护能力。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (7)
1.一种CMOS辅助触发SCR结构的高压保护集成电路，其特征在于：所述高压保护集成电路电路包括P衬底(100)、第一N阱(101)、P阱(102)、第二N阱(103)、第一N+注入区(104)、第一P+注入区(105)、第二N+注入区(106)、第一多晶硅栅(107)、第一薄栅氧化层(108)、第二P+注入区(109)、第三N+注入区(110)、第二多晶硅栅(111)、第二薄栅氧化层(112)、第三P+注入区(113)及第四N+注入区(114)；
在P衬底(100)的表面区域，从左至右依次设有第一N阱(101)、P阱(102)、第二N阱(103)，P阱(102)的左侧边缘与第一N阱(101)的右侧边缘相连，P阱(102)的右侧边缘与第二N阱(103)的左侧边缘相连；
沿长度方向，在第一N阱(101)的表面区域从左至右依次设有第一N+注入区(104)、第一P+注入区(105)；
在P阱(102)的表面区域，设有第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)；
第二N+注入区(106)横跨在第一N阱(101)与P阱(102)之间的表面区域，第二N+注入区(106)左侧边缘与第一P+注入区(105)右侧边缘之间设有一间距，第二N+注入区(106)右侧边缘与第一多晶硅栅(107)以及被其覆盖的第一薄栅氧化层(108)左侧边缘相连；
在第二N阱(103)的表面区域，从左至右依次设有第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)、第三P+注入区(113)、第四N+注入区(114)；
在第一多晶硅栅(107)以及被其覆盖的第一薄栅氧化层(108)与第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)之间的表面区域，第二P+注入区(109)、第三N+注入区(110)均沿电路单元宽度方向对齐排列，第二P+注入区(109)、第三N+注入区(110)均横跨在P阱(102)与第二N阱(103)之间的表面区域，第二P+注入区(109)、第三N+注入区(110)的左侧边缘均与第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)的右侧边缘相连，第二P+注入区(109)、第三N+注入区(110)的右侧边缘均与第二多晶硅栅(111)及被其覆盖的第二薄栅氧化层(112)的左侧边缘相连；
金属线用于连接所述高压保护集成电路的不同电路单元，并从金属线中引出两个电极作为所述高压保护集成电路的两个电学应力端口。
2.根据权利要求1所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征在于，第一N+注入区(104)与第一金属1(201)相连，第一P+注入区(105)与第二金属1(202)相连，第一多晶硅栅(107)与第三金属1(203)相连，第二P+注入区(109)与第四金属1(204)相连，第三N+注入区(110)与第五金属1(205)相连，第二多晶硅栅(111)与第六金属1(206)相连，第三P+注入区(113)与第七金属1(207)相连，第四N+注入区(114)与第八金属1(208)相连；
第一金属1(201)、第二金属1(202)均与第一金属2(211)相连，第三金属1(203)、第四金属1(204)、第五金属1(205)、第六金属1(206)均与第二金属2(210)相连；第七金属1(207)、第八金属1(208)均与第三金属2(209)相连；
从第一金属2(211)引出第一电极(301)，用作防护电路的第一电学应力端，从第三金属2(209)引出第二电极(302)，用作防护电路的第二电学应力端。
3.根据权利要求2所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：由第二N+注入区(106)和P阱(102)构成一二极管(D1)，由第一P+注入(105)、第一N阱(101)和P阱(102)构成一PNP型三极管(T1)；由第一N阱(101)、P阱(102)及第二N阱(103)构成一NPN型三极管(T2)；由第二N+注入区(106)、第一多晶硅栅(107)及被其覆盖的第一薄栅氧化层(108)、第三N+注入区(110)和P阱(102)构成一N型MOS管(M1)；由第二P+注入区(109)、第二多晶硅栅(111)以及被其覆盖的第二薄栅氧化层(112)、第三P+注入区(113)和第二N阱(103)构成一P型MOS管(M2)；通过将N型MOS管(M1)栅极与第三N+注入区(110)由第三金属1(203)连接，实现N型MOS管(M1)电压与第二N阱(103)的体电阻电位耦合，通过将P型MOS管(M2)栅极与第三N+注入区(110)由第六金属1(206)连接,实现P型MOS管(M2)栅极电压与第二N阱(103)的体电阻电位耦合，N型MOS管(M1)与P型MOS管(M2)构成一对CMOS管，用于辅助所述高压保护集成电路，提高开启速度，降低触发电压，并增强电压钳制能力。
4.根据权利要求2所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：通过去除第二P+注入区(109)上的第四金属1(204)，由第二N+注入区(106)、P阱(102)及第三N+注入区(110)构成一NPN型三极管(T3)，来增强所述高压保护集成电路的电流分流能力，增强电路的ESD/EOS鲁棒性；由第二N+注入区(106)、第二N阱(103)及第三P+注入区(113)构成一PNP型三极管(T4)，以增强所述高压保护集成电路的电压钳位能力，进一步降低所述高压保护集成电路的闩锁风险。
5.根据权利要求2或4所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其应用电路特征还在于：所述高压保护集成电路均可通过在所述P衬底(100)上表面区域增加场氧隔离区域，以削弱增强所述高压保护集成电路的级联后的寄生效应，实现不同电源域的高压ESD/EOS防护需求。
6.根据权利要求2或4所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：所述高压保护集成电路均可通过将第二P+注入区(109)和第三N+注入区(110)沿所述高压保护集成电路宽度方向进行分段，并进行交替排布版图设计，来提高电路单元表面的电流分布均匀性，增强所述高压保护集成电路电路单元的ESD/EOS鲁棒性。
7.根据权利要求2或4所述的一种CMOS辅助触发SCR结构的高压保护集成电路，其特征还在于：所述高压保护集成电路均可沿宽度方向堆叠，以增强电路抗ESD/EOS鲁棒性。
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