CN110896072B - 一种具有复合结构的双向esd防护器件 - Google Patents
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- 239000002131 composite material Substances 0.000 title claims abstract description 15
- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 11
- 238000002347 injection Methods 0.000 claims abstract description 174
- 239000007924 injection Substances 0.000 claims abstract description 174
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 90
- 229920005591 polysilicon Polymers 0.000 claims abstract description 90
- 230000003071 parasitic effect Effects 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000013461 design Methods 0.000 claims abstract description 12
- 230000003321 amplification Effects 0.000 claims abstract description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims description 74
- 230000009471 action Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 230000002708 enhancing effect Effects 0.000 claims 1
- 230000003313 weakening effect Effects 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 8
- 238000002513 implantation Methods 0.000 description 8
- 239000007943 implant Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种具有复合结构的双向ESD防护器件，属于集成电路的静电放电防护及抗浪涌领域。所述器件主要由一P型浅掺杂衬底、N型掺杂阱、第一P型中掺杂阱、第二P型中掺杂阱、第一P型重掺杂注入区、第一N型重掺杂注入区、第二P型重掺杂注入区、第二N型重掺杂注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层、第三N型重掺杂注入区、第四N型重掺杂注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层和第五N型重掺杂注入区构成。本发明通过版图设计和利用P型中掺杂阱，提高器件内部寄生NPN三极管的基区浓度，降低内部寄生NPN三极管放大倍数，削弱寄生SCR结构的正反馈程度，可提高器件的维持电压，增强ESD鲁棒性。
Description
技术领域
本发明涉及一种具有复合结构的双向ESD防护器件，属于集成电路的静电放电防护及抗浪涌领域。
背景技术
电子产品的浪涌现象是指电路在电源接通瞬间或出现异常情况时产生的远大于稳态的峰值电流或电压，本质为在极短时间内产生的剧烈脉冲。因为浪涌发生的时间非常短，且浪涌电压或电流的幅值远大于稳态电压电流，所以浪涌对器件、电路及电子产品造成的损害是不可忽视的。浪涌的来源有很多，而静电放电则是主要来源之一。静电放电是指不同静电电位的物体互相靠近或直接接触引起的电荷转移，瞬间产生的ESD电流峰值会导致芯片失效，电子产品损坏。且静电放电(ESD)普遍存在于电子产品的生产、存储、运输及使用过程中，极大的影响了电子产品的良率。因此，为了提高电子产品的良率，降低生产成本，对电子产品进行ESD防护设计尤为重要。
在抗浪涌与ESD防护的研究及应用中，可控硅整流器(SCR)因具有结构简单、鲁棒性强、寄生效应少等优点，已经成为当前ESD防护应用中的主流器件。然而SCR存在触发电压过高，维持电压过低，易发生闩锁等问题，导致SCR在实际ESD防护领域的应用中受到限制。
发明内容
[技术问题]
针对传统SCR触发电压过高，维持电压过低，容易发生闩锁风险等问题。
[技术方案]
本发明提供了一种具有ESD防护性能的防护器件，所述防护器件具有复合结构并在版图设计上有所改进，是将多种结构复合到一起，提高了器件的单位面积利用率。一方面，开态NMOS(N-Metal-Oxide-Semiconductor)与关态NMOS串联构成辅助触发SCR路径，降低器件的触发电压，减小器件的回滞幅度。另一方面，版图设计减小了内部寄生NPN三极管发射极面积，通过在器件内部增加P型中掺杂阱，可提高器件内部寄生NPN三极管的基区浓度，降低了内部寄生NPN三极管放大倍数，削弱寄生SCR结构的正反馈程度，可提高器件的维持电压，增强器件鲁棒性。对称的复合结构帮助器件实现双向防护功能。
所述一种具有ESD防护性能的防护器件，主要由一P型浅掺杂衬底、N型掺杂阱、第一P型中掺杂阱、第二P型中掺杂阱、第一P型重掺杂注入区、第一N型重掺杂注入区、第二P型重掺杂注入区、第二N型重掺杂注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层、第三N型重掺杂注入区、第四N型重掺杂注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层和第五N型重掺杂注入区构成；
在P型浅掺杂衬底的表面区域设有N型掺杂阱，P型浅掺杂衬底的左侧边缘与N型掺杂阱的左侧边缘相连，P型浅掺杂衬底的右侧边缘与第一P型中掺杂阱的右侧边缘相连；
在N型掺杂阱的表面区域设有第一P型中掺杂阱和第二P型中掺杂阱，N型掺杂阱的左侧边缘与第一P型中掺杂阱的左侧边缘相连，在第一P型中掺杂阱与第二P型中掺杂阱之间设有一安全间距，N型掺杂阱的右侧边缘与第二P型中掺杂阱的右侧边缘相连；
沿器件长度方向，第一P型重掺杂注入区横跨在第一P型中掺杂阱和N型掺杂阱之间的表面区域，第一N型重掺杂注入区在第一P型中掺杂阱和第二P型中掺杂阱之间的N型掺杂阱的表面区域，第二P型重掺杂注入区横跨在N型掺杂阱和第二P型中掺杂阱之间的表面区域，第一N型重掺杂注入区与第一P型重掺杂注入区之间和第一N型重掺杂注入区与第二P型重掺杂注入区之间均设有一安全间距；第一N型重掺杂注入区的宽度与器件的宽度相等，第一P型重掺杂注入区和第二P型重掺杂注入区和第二P型重掺杂注入区的宽度等于器件宽度的一半；
沿第一P型重掺杂注入区宽度方向，设有一与第一P型重掺杂注入区长度相同的第一MOS，第一P型重掺杂注入区与第一MOS之间设有一安全间距，第一MOS由第二N型重掺杂注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层和第三N型重掺杂注入区构成，其中，第二N型重掺杂注入区的右侧边缘与第一多晶硅栅及其覆盖的第一薄栅氧化层的左侧边缘相连，第一多晶硅栅及其覆盖的第一薄栅氧化层的右侧边缘与第三N型重掺杂注入区的左侧边缘相连，第一MOS的右侧边缘与第一N型重掺杂注入区的左侧边缘相连；
沿第二P型重掺杂注入区宽度方向，设有一与第二P型重掺杂注入区长度相同的第二MOS，第二P型重掺杂注入区与第二MOS之间设有一安全间距，第二MOS由第四N型重掺杂注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层和第五N型重掺杂注入区构成，其中，第四N型重掺杂注入区的右侧边缘与第二多晶硅栅及其覆盖的第二薄栅氧化层的左侧边缘相连，第二多晶硅栅及其覆盖的第二薄栅氧化层的右侧边缘与第五N型重掺杂注入区的左侧边缘相连，第二MOS的左侧边缘与第一N型重掺杂注入区的右侧边缘相连；
第一P型重掺杂注入区与第一金属1相连，第二N型重掺杂注入区与第二金属1相连，第一多晶硅栅与第三金属1相连，第二P型重掺杂注入区与第四金属1相连，第二多晶硅栅与第五金属1相连，第五N型重掺杂注入区与第六金属1相连；
第一金属1、第二金属1和第三金属1均与第一金属2相连，从第一金属2引出第一电极；
第四金属1、第五金属1和第六金属1均与第二金属2相连，从第二金属2引出第二电极。
本发明的有益技术效果为：
本发明提供的具有ESD防护性能的防护器件在ESD应力作用下，第一MOS处于开态，第二MOS处于关态，由第一MOS、第二MOS和第一N型重掺杂注入区构成辅助触发SCR路径，以降低器件的触发电压，减小器件的回滞幅度。
本发明提供的具有ESD防护性能的防护器件，由第一P型重掺杂注入区、N型掺杂阱、第一N型重掺杂注入区、第二P型重掺杂注入区、第二P型中掺杂阱和第三N型重掺杂注入区构成的寄生SCR，通过新的版图设计，减小了内部寄生NPN三极管发射极面积，同时，第二P型中掺杂阱可提高器件内部寄生NPN三极管的基区浓度，降低了内部寄生NPN三极管放大倍数，削弱寄生SCR结构的正反馈程度，可提高器件的维持电压，增强器件鲁棒性。
本发明提供的具有ESD防护性能的防护器件，由第一P型重掺杂注入区和第一MOS构成的第一单元，由第二P型重掺杂注入区和第二MOS构成的第二单元，可沿器件宽度方向堆叠，以增强器件鲁棒性。
本发明提供的具有ESD防护性能的防护器件，调节第一多晶硅栅及其覆盖的第一薄栅氧化层、第一N型重掺杂注入区和第二多晶硅栅及其覆盖的第一薄栅氧化层的长度，可实现ESD/EOS的宽电源域防护需求。
本发明提供的具有ESD防护性能的防护器件中，第一单元和第二单元关于第一N型重掺杂注入区完全对称，当在器件的第一电极与第二电极之间，无论施加正向与反向的电学应力，器件内部在正向电学应力作用下的内部电学特性与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能。
附图说明
图1是本发明器件的三维结构图；
图2是本发明器件的金属连接图；
图3是本发明器件结构的不同剖面位置；
图4是器件沿AA’方向的剖面结构图；
图5是器件沿BB’方向的剖面结构图。
101：P型浅掺杂衬底，102：N型掺杂阱，103：第一P型中掺杂阱，104：第二P型中掺杂阱，105：第一P型重掺杂注入区，106：第一N型重掺杂注入区，107：第二P型重掺杂注入区，108：第二N型重掺杂注入区，109：第一多晶硅栅，110：第一多晶硅栅覆盖的第一薄栅氧化层，111：第三N型重掺杂注入区，112：第四N型重掺杂注入区，113：第二多晶硅栅，114：第二多晶硅栅覆盖的第一薄栅氧化层，115：第五N型重掺杂注入区；
201：第一金属1，202：第二金属1，203：第三金属1，204：第四金属1，205：第五金属1，206：第六金属1，207：第七金属1，208：第八金属1；
301：第一电极，302：第二电极。U1、U2、M1、M2是内部单元模块。
具体实施方式
实施例1
本实施例设计了一种具有ESD防护性能的防护器件，具有复合结构与版图。具体地，，通过新型版图设计，将开态NMOS、关态NMOS与SCR复合在一起，开态NMOS与关态NMOS串联，构成辅助触发SCR电流路径，以降低器件的触发电压，增加的P型中掺杂层次提高了寄生NPN三极管的基区浓度，版图设计进一步减小了SCR内部寄生NPN三极管的发射极面积，降低SCR内部寄生三极管的放大倍数，削弱了SCR的正反馈，提高器件的维持电压，增强器件的电压钳制能力，可沿器件宽度方向拓展堆叠，增强器件鲁棒性，完全对称结构使器件具有双向ESD防护或抗浪涌功能。
如图1所示的本发明器件的三维结构图，主要由一P型浅掺杂衬底101、N型掺杂阱102、第一P型中掺杂阱103、第二P型中掺杂阱104、第一P型重掺杂注入区105、第一N型重掺杂注入区106、第二P型重掺杂注入区107、第二N型重掺杂注入区108、第一多晶硅栅109及其覆盖的第一薄栅氧化层110、第三N型重掺杂注入区111、第四N型重掺杂注入区112、第二多晶硅栅113及其覆盖的第二薄栅氧化层114和第五N型重掺杂注入区115构成；
在P型浅掺杂衬底101的表面区域设有N型掺杂阱102，P型浅掺杂衬底101的左侧边缘与N型掺杂阱102的左侧边缘相连，P型浅掺杂衬底101的右侧边缘与第一P型中掺杂阱103的右侧边缘相连；
在N型掺杂阱102的表面区域设有第一P型中掺杂阱103和第二P型中掺杂阱104，N型掺杂阱102的左侧边缘与第一P型中掺杂阱103的左侧边缘相连，在第一P型中掺杂阱103与第二P型中掺杂阱104之间设有一安全间距，N型掺杂阱102的右侧边缘与第二P型中掺杂阱104的右侧边缘相连；
沿器件长度方向，第一P型重掺杂注入区105横跨在第一P型中掺杂阱103和N型掺杂阱102之间的表面区域，第一N型重掺杂注入区106在第一P型中掺杂阱103和第二P型中掺杂阱104之间的N型掺杂阱102的表面区域，第二P型重掺杂注入区107横跨在N型掺杂阱102和第二P型中掺杂阱104之间的表面区域，第一N型重掺杂注入区106与第一P型重掺杂注入区105之间和第一N型重掺杂注入区106与第二P型重掺杂注入区107之间均设有一安全间距；第一N型重掺杂注入区106的宽度与器件的宽度相等，第一P型重掺杂注入区105和第二P型重掺杂注入区107和第二P型重掺杂注入区107的宽度等于器件宽度的一半；
沿第一P型重掺杂注入区105宽度方向，设有一与第一P型重掺杂注入区105长度相同的第一MOS M1，第一P型重掺杂注入区105与第一MOS M1之间设有一安全间距，第一MOSM1由第二N型重掺杂注入区108、第一多晶硅栅109及其覆盖的第一薄栅氧化层110和第三N型重掺杂注入区111构成，其中，第二N型重掺杂注入区108的右侧边缘与第一多晶硅栅109及其覆盖的第一薄栅氧化层110的左侧边缘相连，第一多晶硅栅109及其覆盖的第一薄栅氧化层110的右侧边缘与第三N型重掺杂注入区111的左侧边缘相连，第一MOS M1的右侧边缘与第一N型重掺杂注入区106的左侧边缘相连；
沿第二P型重掺杂注入区107宽度方向，设有一与第二P型重掺杂注入区107长度相同的第二MOS M2，第二P型重掺杂注入区107与第二MOS M2之间设有一安全间距，第二MOSM2由第四N型重掺杂注入区112、第二多晶硅栅113及其覆盖的第二薄栅氧化层114和第五N型重掺杂注入区115构成，其中，第四N型重掺杂注入区112的右侧边缘与第二多晶硅栅113及其覆盖的第二薄栅氧化层114的左侧边缘相连，第二多晶硅栅113及其覆盖的第二薄栅氧化层114的右侧边缘与第五N型重掺杂注入区115的左侧边缘相连，第二MOS M2的左侧边缘与第一N型重掺杂注入区106的右侧边缘相连；
本发明器件的金属连接如图2所示，第一P型重掺杂注入区105与第一金属1 201相连，第二N型重掺杂注入区108与第二金属1 202相连，第一多晶硅栅109与第三金属1 203相连，第二P型重掺杂注入区107与第四金属1 204相连，第二多晶硅栅113与第五金属1 205相连，第五N型重掺杂注入区115与第六金属1 206相连；
第一金属1 201、第二金属1 202和第三金属1 203均与第一金属2 207相连，从第一金属2 207引出第一电极301；
第四金属1 204、第五金属1 205和第六金属1 206均与第二金属2 208相连，从第二金属2 208引出第二电极302。
本发明器件结构的不同剖面位置如图3所示，当电学应力作用于本发明器件的第一电极301时，由于第一多晶硅栅109接高电位，因此由第二N+注入区108、第一多晶硅栅109及其覆盖的第一薄栅氧化层110和第三N+注入区111构成的第一MOS，处于弱导通状态，而第二多晶硅栅113接低电位，由第四N+注入区112、第二多晶硅栅113及其覆盖的第二薄栅氧化层114和第五N+注入区115构成的第二MOS处于关态，产生栅耦合电流，形成如图4AA’剖面所示的开态NMOS和关态NMOS串联的辅助触发电流路径，当栅耦合电流在N型掺杂阱或第二P型中掺杂阱104的体电阻上形成0.7V的压降时，寄生的PNP和NPN三极管导通并工作在放大状态，形成如图5BB’剖面所示的SCR正反馈网络，泄放大电流，增强器件的ESD鲁棒性。一方面，开态NMOS和关态NMOS中产生的栅耦合电流可辅助触发SCR，降低器件的触发电压，减小器件回滞幅度，另一方面，通过版图设计，减小了SCR中寄生NPN三极管的发射极面积，第二P型中掺杂阱105可提高器件内部寄生NPN三极管的基区浓度，降低NPN三极管的的放大倍数，削弱寄生SCR结构的正反馈程度，可提高器件的维持电压，同时，第一单元U1和第二单元U2可沿器件宽度方向堆叠，增强器件鲁棒性，此外，调节第一多晶硅栅109及其覆盖的第一薄栅氧化层110、第一N型重掺杂注入区106和第二多晶硅栅113及其覆盖的第一薄栅氧化层114的长度，可实现ESD/EOS的宽电源域防护需求，完全对称的器件结构使器件实现双向ESD防护或抗浪涌功能。。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉此技术的人，在不脱离本发明的精神和范围内，都可做各种的改动与修饰，因此本发明的保护范围应该以权利要求书所界定的为准。
Claims (9)
1.一种具有复合结构的双向ESD防护器件，其特征在于：所述器件包括：P型浅掺杂衬底、N型掺杂阱、第一P型中掺杂阱、第二P型中掺杂阱、第一P型重掺杂注入区、第一N型重掺杂注入区、第二P型重掺杂注入区、第二N型重掺杂注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层、第三N型重掺杂注入区、第四N型重掺杂注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层和第五N型重掺杂注入区；
在P型浅掺杂衬底的表面区域设有N型掺杂阱，P型浅掺杂衬底的左侧边缘与N型掺杂阱的左侧边缘相连，P型浅掺杂衬底的右侧边缘与第一P型中掺杂阱的右侧边缘相连；
在N型掺杂阱的表面区域设有第一P型中掺杂阱和第二P型中掺杂阱，N型掺杂阱的左侧边缘与第一P型中掺杂阱的左侧边缘相连，在第一P型中掺杂阱与第二P型中掺杂阱之间设有一安全间距，N型掺杂阱的右侧边缘与第二P型中掺杂阱的右侧边缘相连；
沿器件长度方向，第一P型重掺杂注入区横跨在第一P型中掺杂阱和N型掺杂阱之间的表面区域，第一N型重掺杂注入区在第一P型中掺杂阱和第二P型中掺杂阱之间的N型掺杂阱的表面区域，第二P型重掺杂注入区横跨在N型掺杂阱和第二P型中掺杂阱之间的表面区域，第一N型重掺杂注入区与第一P型重掺杂注入区之间和第一N型重掺杂注入区与第二P型重掺杂注入区之间均设有一安全间距；第一N型重掺杂注入区的宽度与器件的宽度相等，第一P型重掺杂注入区和第二P型重掺杂注入区和第二P型重掺杂注入区的宽度等于器件宽度的一半；
沿第一P型重掺杂注入区宽度方向，设有一与第一P型重掺杂注入区长度相同的第一MOS，第一P型重掺杂注入区与第一MOS之间设有一安全间距，第一MOS由第二N型重掺杂注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层和第三N型重掺杂注入区构成，其中，第二N型重掺杂注入区的右侧边缘与第一多晶硅栅及其覆盖的第一薄栅氧化层的左侧边缘相连，第一多晶硅栅及其覆盖的第一薄栅氧化层的右侧边缘与第三N型重掺杂注入区的左侧边缘相连，第一MOS的右侧边缘与第一N型重掺杂注入区的左侧边缘相连；
沿第二P型重掺杂注入区宽度方向，设有一与第二P型重掺杂注入区长度相同的第二MOS，第二P型重掺杂注入区与第二MOS之间设有一安全间距，第二MOS由第四N型重掺杂注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层和第五N型重掺杂注入区构成，其中，第四N型重掺杂注入区的右侧边缘与第二多晶硅栅及其覆盖的第二薄栅氧化层的左侧边缘相连，第二多晶硅栅及其覆盖的第二薄栅氧化层的右侧边缘与第五N型重掺杂注入区的左侧边缘相连，第二MOS的左侧边缘与第一N型重掺杂注入区的右侧边缘相连；
第一P型重掺杂注入区与第一金属1相连，第二N型重掺杂注入区与第二金属1相连，第一多晶硅栅与第三金属1相连，第二P型重掺杂注入区与第四金属1相连，第二多晶硅栅与第五金属1相连，第五N型重掺杂注入区与第六金属1相连；
第一金属1、第二金属1和第三金属1均与第一金属2相连，从第一金属2引出第一电极；
第四金属1、第五金属1和第六金属1均与第二金属2相连，从第二金属2引出第二电极。
2.如权利要求1所述的一种具有复合结构的双向ESD防护器件，其特征在于：在ESD应力作用下，第一MOS(M1)处于开态，第二MOS处于关态，由第一MOS、第二MOS和第一N型重掺杂注入区构成辅助触发SCR路径，以降低器件的触发电压，减小器件的回滞幅度。
3.如权利要求1所述的一种具有复合结构的双向ESD防护器件，其特征在于：由第一P型重掺杂注入区、N型掺杂阱、第一N型重掺杂注入区、第二P型重掺杂注入区、第二P型中掺杂阱和第三N型重掺杂注入区构成的寄生SCR，通过新的版图设计，减小了内部寄生NPN三极管发射极面积，同时，第二P型中掺杂阱用于提高器件内部寄生NPN三极管的基区浓度，降低了内部寄生NPN三极管放大倍数，削弱寄生SCR结构的正反馈程度，提高器件的维持电压，增强器件鲁棒性。
4.如权利要求1所述的一种具有复合结构的双向ESD防护器件，其特征在于：由第一P型重掺杂注入区和第一MOS构成的第一单元、由第二P型重掺杂注入区和第二MOS构成的第二单元和第一N型重掺杂注入区均沿器件宽度方向堆叠，以增强器件鲁棒性。
5.如权利要求1所述的一种具有复合结构的双向ESD防护器件，其特征在于：调节第一多晶硅栅及其覆盖的第一薄栅氧化层、第一N型重掺杂注入区和第二多晶硅栅及其覆盖的第一薄栅氧化层的长度，实现ESD/EOS的宽电源域防护需求。
6.如权利要求1所述的一种具有复合结构的双向ESD防护器件，其特征在于：第一单元和第二单元关于第一N型重掺杂注入区完全对称，当在器件的第一电极与第二电极之间，无论施加正向与反向的电学应力，器件内部在正向电学应力作用下的内部电学特性与反向电学应力作用下的内部电学特性相同，具有双向过压、过流防护或抗浪涌功能。
7.一种双向ESD防护方法，其特征在于，将多种结构复合到一起并在版图设计进行优化，提高器件的单位面积利用率；一方面，开态NMOS与关态NMOS串联构成辅助触发SCR路径，降低器件的触发电压，减小器件的回滞幅度；另一方面，提供版图设计减小内部寄生NPN三极管发射极面积，通过在器件内部增加P型中掺杂阱，提高器件内部寄生NPN三极管的基区浓度，降低了内部寄生NPN三极管放大倍数，削弱寄生SCR结构的正反馈程度，提高器件的维持电压、增强器件鲁棒性；
所述器件包括：P型浅掺杂衬底、N型掺杂阱、第一P型中掺杂阱、第二P型中掺杂阱、第一P型重掺杂注入区、第一N型重掺杂注入区、第二P型重掺杂注入区、第二N型重掺杂注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层、第三N型重掺杂注入区、第四N型重掺杂注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层和第五N型重掺杂注入区；
在P型浅掺杂衬底的表面区域设有N型掺杂阱，P型浅掺杂衬底的左侧边缘与N型掺杂阱的左侧边缘相连，P型浅掺杂衬底的右侧边缘与第一P型中掺杂阱的右侧边缘相连；
在N型掺杂阱的表面区域设有第一P型中掺杂阱和第二P型中掺杂阱，N型掺杂阱的左侧边缘与第一P型中掺杂阱的左侧边缘相连，在第一P型中掺杂阱与第二P型中掺杂阱之间设有一安全间距，N型掺杂阱的右侧边缘与第二P型中掺杂阱的右侧边缘相连；
沿器件长度方向，第一P型重掺杂注入区横跨在第一P型中掺杂阱和N型掺杂阱之间的表面区域，第一N型重掺杂注入区在第一P型中掺杂阱和第二P型中掺杂阱之间的N型掺杂阱的表面区域，第二P型重掺杂注入区横跨在N型掺杂阱和第二P型中掺杂阱之间的表面区域，第一N型重掺杂注入区与第一P型重掺杂注入区之间和第一N型重掺杂注入区与第二P型重掺杂注入区之间均设有一安全间距；第一N型重掺杂注入区的宽度与器件的宽度相等，第一P型重掺杂注入区和第二P型重掺杂注入区和第二P型重掺杂注入区的宽度等于器件宽度的一半；
沿第一P型重掺杂注入区宽度方向，设有一与第一P型重掺杂注入区长度相同的第一MOS，第一P型重掺杂注入区与第一MOS之间设有一安全间距，第一MOS由第二N型重掺杂注入区、第一多晶硅栅及其覆盖的第一薄栅氧化层和第三N型重掺杂注入区构成，其中，第二N型重掺杂注入区的右侧边缘与第一多晶硅栅及其覆盖的第一薄栅氧化层的左侧边缘相连，第一多晶硅栅及其覆盖的第一薄栅氧化层的右侧边缘与第三N型重掺杂注入区的左侧边缘相连，第一MOS的右侧边缘与第一N型重掺杂注入区的左侧边缘相连；
沿第二P型重掺杂注入区宽度方向，设有一与第二P型重掺杂注入区长度相同的第二MOS，第二P型重掺杂注入区与第二MOS之间设有一安全间距，第二MOS由第四N型重掺杂注入区、第二多晶硅栅及其覆盖的第二薄栅氧化层和第五N型重掺杂注入区构成，其中，第四N型重掺杂注入区的右侧边缘与第二多晶硅栅及其覆盖的第二薄栅氧化层的左侧边缘相连，第二多晶硅栅及其覆盖的第二薄栅氧化层的右侧边缘与第五N型重掺杂注入区的左侧边缘相连，第二MOS的左侧边缘与第一N型重掺杂注入区的右侧边缘相连；
第一P型重掺杂注入区与第一金属1相连，第二N型重掺杂注入区与第二金属1相连，第一多晶硅栅与第三金属1相连，第二P型重掺杂注入区与第四金属1相连，第二多晶硅栅与第五金属1相连，第五N型重掺杂注入区与第六金属1相连；
第一金属1、第二金属1和第三金属1均与第一金属2相连，从第一金属2引出第一电极；
第四金属1、第五金属1和第六金属1均与第二金属2相连，从第二金属2引出第二电极。
8.权利要求1～6任一所述的一种具有复合结构的双向ESD防护器件在静电放电和浪涌防护中的应用。
9.含有权利要求1～6任一所述的一种具有复合结构的双向ESD防护器件的集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911132332.4A CN110896072B (zh) | 2019-11-19 | 2019-11-19 | 一种具有复合结构的双向esd防护器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911132332.4A CN110896072B (zh) | 2019-11-19 | 2019-11-19 | 一种具有复合结构的双向esd防护器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110896072A CN110896072A (zh) | 2020-03-20 |
| CN110896072B true CN110896072B (zh) | 2021-12-03 |
Family
ID=69786718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911132332.4A Active CN110896072B (zh) | 2019-11-19 | 2019-11-19 | 一种具有复合结构的双向esd防护器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110896072B (zh) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732834B2 (en) * | 2007-01-26 | 2010-06-08 | Infineon Technologies Ag | Semiconductor ESD device and method of making same |
| CN107658295B (zh) * | 2017-11-10 | 2023-09-29 | 江南大学 | 一种全对称双栅控二极管触发scr结构的双向esd保护抗闩锁器件 |
| CN112397504B (zh) * | 2020-11-16 | 2024-04-30 | 西安电子科技大学 | 用于40纳米5v-cmos电路的esd防护装置 |
-
2019
- 2019-11-19 CN CN201911132332.4A patent/CN110896072B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN110896072A (zh) | 2020-03-20 |
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