CN112397504B - 用于40纳米5v-cmos电路的esd防护装置 - Google Patents
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Abstract
本发明公开了一种用于40纳米5V‑CMOS电路的ESD防护装置，包括：P型衬底，P型衬底上设置有相邻的N阱和P阱；其中，N阱内从左至右依次设有第一N+注入区、第一浅沟槽隔离区以及第一P+注入区；N阱和P阱之间跨接有第二P+注入区，第一P+注入区和第二P+注入区之间的表面设有第一栅氧化层区；P阱内从左至右依次设有第二N+注入区、第三N+注入区、第二浅沟槽隔离区以及第三P+注入区，第二N+注入区与第三N+注入区之间的表面设有第二栅氧化层区；第二P+注入区与第二N+注入区之间设有第三浅沟槽隔离区。本发明提供的ESD防护装置降低了器件触发电压，提高了维持电压，克服了传统LVTSCR器件结构的闩锁和潜在失效问题，同时优化了器件的过冲电压特性。
Description
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种用于40纳米5V-CMOS电路的ESD防护装置。
背景技术
随着集成电路制造工艺尺寸的缩小和电路复杂度的提升，静电放电(ESD)成为芯片可靠性方面不容忽视的问题。在众多ESD防护器件中，可控硅(SCR)具有最高的单位面积利用率，被广泛应用于ESD防护领域。普通SCR依靠N阱与P阱之间的反向PN结雪崩击穿来触发。在40nm CMOS工艺中，SCR的触发电压远高于该工艺下栅氧化层的击穿电压。SCR完全导通后，其维持电压将达到2V左右，导致器件在工作时会出现闩锁现象。
为了降低SCR的触发电压，传统的方法通常采用低压触发的SCR(Low-VoltageTriggered SCR，简称LVTSCR)结构来实现。例如，现有技术一提供的一种双触发LVTSCR结构及其电路，其通过添加串联的二极管并使其位于两个不同的支路，当双触发LVTSCR电路的阳极有正的ESD脉冲时形成两条通路使大部分ESD电流迅速从SCR泄放掉，从而使SCR器件具备更低的触发电压。现有技术二提供的一种具有低触发电压强鲁棒性的LVTSCR器件，通过在跨接在P阱区域的注入区下方注入了一层浓剂量的ESD注入层，有效提高了PN结浓度，降低了PN结的击穿电压，从而降低了LVTSCR器件的触发电压，提高了器件响应速度。
然而，上述现有的LVTSCR结构均存在维持电压过低的问题，其在用于ESD防护时会出现闩锁现象和潜在失效问题；若采用增加器件横向尺寸的方法以满足ESD设计窗口时，又会严重浪费版图面积。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种用于40纳米5V-CMOS电路的ESD防护装置。本发明要解决的技术问题通过以下技术方案实现：
一种用于40纳米5V-CMOS电路的ESD防护装置，包括：P型衬底，所述P型衬底上设置有相邻的N阱和P阱；其中，
所述N阱内从左至右依次设有第一N+注入区、第一浅沟槽隔离区以及第一P+注入区；
所述N阱和所述P阱之间跨接有第二P+注入区，所述第一P+注入区和所述第二P+注入区之间的表面设有第一栅氧化层区；
所述P阱内从左至右依次设有第二N+注入区、第三N+注入区、第二浅沟槽隔离区以及第三P+注入区，所述第二N+注入区与所述第三N+注入区之间的表面设有第二栅氧化层区；
所述第二P+注入区与所述第二N+注入区之间设有第三浅沟槽隔离区。
在本发明的一个实施例中，所述第二P+注入区的中心轴与所述N阱和所述P阱的连接处对齐。
在本发明的一个实施例中，所述P型衬底上还包括第四浅沟槽隔离区、第五浅沟槽隔离区、第四P+注入区、第六浅沟槽隔离区，所述第四浅沟槽隔离区跨接在所述P型衬底和所述N阱之间，所述第五浅沟槽隔离区跨接在所述P阱和所述P型衬底之间，所述第四P+注入区设置于所述第五浅沟槽隔离区和所述第六浅沟槽隔离区之间。
在本发明的一个实施例中，所述第三浅沟槽隔离区的宽度可调节。
在本发明的一个实施例中，所述第一浅沟槽隔离区、所述第二浅沟槽隔离区、所述第四浅沟槽隔离区、所述第五浅沟槽隔离区以及所述第六浅沟槽隔离区的宽度相等。
在本发明的一个实施例中，所述第一N+注入区、所述第一P+注入区以及所述第一栅氧化层区连接并作为器件的阳极，所述第三N+注入区与所述第四P+注入区连接并作为器件的阴极。
在本发明的一个实施例中，所述第二P+注入区与所述第二N+注入区连接。
在本发明的一个实施例中，所述第二栅氧化层区与所述第三P+注入区连接。
本发明的有益效果：
1、本发明提供的用于40纳米5V-CMOS电路的ESD防护装置通过在传统LVTSCR器件的P阱区增加N+注入区以形成具有NMOS晶体管结构的MCTSCR器件，改进了器件的触发路经，降低了器件的触发电压，并利用PMOS/NMOS分流路径，有效减小了SCR双阱内非平衡少数载流子的注入数量，在不牺牲版图面积的前提下，提高了器件的维持电压，克服了传统LVTSCR型结构的闩锁问题和潜在失效问题；
2、本发明提供的用于40纳米5V-CMOS电路的ESD防护装置可以优化器件的过冲电压特性，提高了器件性能；
3、本发明提供的用于40纳米5V-CMOS电路的ESD防护装置可通过改变第三浅沟槽隔离区的宽度调节维持电压和触发电压。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种用于40纳米5V-CMOS电路的ESD防护装置结构示意图；
图2是本发明实施例提供的另一种用于40纳米5V-CMOS电路的ESD防护装置结构示意图；
图3是本发明实施例提供的TLP脉冲测试时传统LVTSCR器件和MCTSCR器件的I-V特性曲线对比图；
图4是本发明实施例提供的VF-TLP脉冲测试时传统LVTSCR器件和MCTSCR器件的I-V特性曲线对比图；
图5是本发明实施例提供的传统LVTSCR器件和MCTSCR器件的过冲电压对比图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种用于40纳米5V-CMOS电路的ESD防护装置结构示意图，包括：
P型衬底10，P型衬底10上设置有相邻的N阱20和P阱30；其中，
N阱20内从左至右依次设有第一N+注入区21、第一浅沟槽隔离区S1以及第一P+注入区22；
N阱20和P阱30之间跨接有第二P+注入区24，第一P+注入区22和第二P+注入区24之间的表面设有第一栅氧化层区23；
P阱30内从左至右依次设有第二N+注入区31、第三N+注入区32、第二浅沟槽隔离区S2以及第三P+注入区33，第二N+注入区31与第三N+注入区32之间的表面设有第二栅氧化层区34；
第二P+注入区24与第二N+注入区31之间设有第三浅沟槽隔离区S3。
进一步地，第二P+注入区24的中心轴与N阱20和P阱30的连接处对齐，也即N阱20和P阱30是第二P+注入区的中轴线为分界线。
本实施例提供的ESD防护装置采用MOS控制晶闸管的SCR器件实现，简称MCTSCR器件。
在本实施例中，P型衬底10上还包括第四浅沟槽隔离区S4、第五浅沟槽隔离区S5、第四P+注入区11、第六浅沟槽隔离区S6，第四浅沟槽隔离区S4跨接在P型衬底10和N阱20之间，第五浅沟槽隔离区S5跨接在P阱30和P型衬底10之间，第四P+注入区11设置于第五浅沟槽隔离区S5和第六浅沟槽隔离区S6之间。
其中，第一浅沟槽隔离区S1、第二浅沟槽隔离区S2、第四浅沟槽隔离区S4、第五浅沟槽隔离区S5以及第六浅沟槽隔离区S6的宽度相等。
进一步地，第三浅沟槽隔离区S3的宽度D7可调节。具体地，本实施例可通过改变第三浅沟槽隔离区S3的宽度D7调节维持电压和触发电压，从而满足实际需求。其中，第三浅沟槽隔离区S3的宽度D7越小，越有利于降低触发电压。
本实施例采用浅沟槽隔离结构实现器件有源区之间的隔离，是由于浅沟槽隔离技术具有小尺寸隔离线宽、明确的有源区划分、均匀的隔离区深度、尺寸可调整以及绝佳的隔离区平坦架构等优点，且具有超强的抗闩锁能力，非常适用于集成电路。
在本实施例中，为了使器件结构上更加对称，可以是使第一栅氧化层区23的左侧与第一P+注入区22的右侧边界对齐，第一栅氧化层区23的右侧与第二P+注入区24的左侧边界对齐，同时使第二栅氧化层区34的左侧与第二N+注入区31的右侧边界对齐，第二栅氧化层区34的右侧与第三N+注入区32的左侧边界对齐。
进一步地，请参见图2，图2是本发明实施例提供的另一种用于40纳米5V-CMOS电路的ESD防护装置结构示意图，其中，第一N+注入区21、第一P+注入区22以及第一栅氧化层区23连接并作为器件的阳极，第三N+注入区32与第四P+注入区11连接并作为器件的阴极。
更进一步地，第二P+注入区24与第二N+注入区31连接，第二栅氧化层区34与第三P+注入区33连接。
具体地，本实施例提供的MCTSCR器件在传统LVTSCR器件的P阱中插入NMOS管，NMOS管的源极即为SCR寄生NPN管的发射极，NMOS管的漏极与PMOS管的漏极用导线相连接，其工作原理如下：
MCTSCR的触发是通过短沟道PMOS管发生漏源穿通，促使NMOS管的沟道开启，并辅助触发SCR路径泄放电流。PMOS管发生穿通后，在NMOS管的栅极和漏极产生正向压降，促使NMOS管的沟道开启。随着电流增大，P阱的压降逐渐达到0.7V，NMOS管和SCR的寄生NPN管同时开启。NMOS管和PMOS管的源极分别为SCR寄生NPN管和寄生PNP管的发射极，这将导致SCR寄生NPN管产生的电子和寄生PNP管产生的空穴被分流路径抽走，使得注入N阱和P阱内的非平衡少数载流子的浓度急剧减少，SCR正反馈系统被削弱，器件维持电压提升。
本实施例提供的用于40纳米5V-CMOS电路的ESD防护装置通过在传统LVTSCR器件的P阱区增加N+注入区以形成具有NMOS晶体管结构的MCTSCR器件，改进了器件的触发路经，降低了器件的触发电压，并利用PMOS/NMOS分流路径，有效减小了SCR双阱内非平衡少数载流子的注入数量，在不牺牲版图面积的前提下，提高了器件的维持电压，克服了传统LVTSCR型结构的闩锁问题和潜在失效问题。
此外，本实施例提供的用于40纳米5V-CMOS电路的ESD防护装置还可以优化器件的过冲电压特性，提高器件性能。
实施例二
下面将本发明提供的MCTSCR器件在40nm的CMOS工艺环境下分别进行传输线脉冲TLP(Transmission Line Pulse)和极快速传输线脉冲VF-TLP(Very Fast-TransmissionLine Pulse)，以验证本发明的有益效果。
实验1：仿真模拟TLP脉冲
实验条件：设置的TLP脉冲宽度是100ns，上升沿持续时间为10ns。
实验内容：对传统LVTSCR器件与本发明的MCTSCR器件进行仿真模拟TLP脉冲测试，同时调整器件第三浅沟槽隔离区S3的宽度D7以测试器件的I-V特性。
实验结果分析：请参见图3，图3是本发明实施例提供的TLP脉冲测试时传统LVTSCR器件和MCTSCR器件的I-V特性曲线对比图，MCTSCR01和MCTSCR02分别表示不同尺寸下MCTSCR器件的I-V特性，其中，MCTSCR01表示D7＝0.8μm时器件的I-V特性曲线，MCTSCR02表示D7＝1.6μm时器件的I-V特性曲线。
由图3可以看出，本发明提供的MCTSCR器件在第三浅沟槽隔离区S3的宽度D7为0.8um时的触发电压为8.80V，维持电压为5.20V，在D7宽度为1.6um时的触发电压为9.04V，维持电压为5.77V。而传统LVTSCR器件的触发电压为9.63V，维持电压为3.79V。与传统LVTSCR相比，D7宽度为0.8um的MCTSCR器件的触发电压减小了0.83V，维持电压提高了1.41V；D7宽度为1.6um的MCTSCR的触发电压减小了0.59V，维持电压提高了1.98V。
由此说明，本发明提供的MCTSCR器件相比传统LVTSCR器件降低了器件的触发电压，提高了器件的维持电压。同时说明在模拟TLP脉冲实验时，D7的宽度越小，越有利于降低触发电压，且其降低触发电压的效果优于提高维持电压的效果。
此外，由图3还可以看出，MCTSCR器件的第三浅沟槽隔离区S3的宽度D7采用0.8μm或1.6μm时，其维持电压均保持在5V左右，说明了本发明提供的MCTSCR器件结构适用于5V-CMOS电路的ESD防护。
实验2：仿真模拟VF-TLP脉冲
实验条件：设置的VF-TLP脉冲宽度为5ns，上升沿持续时间为200ps。
实验内容：对传统LVTSCR器件与本发明的MCTSCR器件进行仿真模拟VF-TLP脉冲测试，同时调整器件第三浅沟槽隔离区S3的宽度D7以测试器件的I-V特性。
实验结果分析：请参见图4，图4是本发明实施例提供的VF-TLP脉冲测试时传统LVTSCR器件和MCTSCR器件的I-V特性曲线对比图，MCTSCR01和MCTSCR02分别表示不同尺寸下MCTSCR器件的I-V特性，其中，MCTSCR01表示D7＝0.8μm时器件的I-V特性曲线，MCTSCR02表示D7＝1.6μm时器件的I-V特性曲线。
由图4可以看出，本发明提供的MCTSCR器件在第三浅沟槽隔离区S3的宽度D7为0.8um时的触发电压为9.68V，维持电压为6.2V，在D7宽度为1.6um时的触发电压为10.44V，维持电压为7.92V。而传统LVTSCR的触发电压为10.84V，维持电压为6.19V。与传统LVTSCR相比，D7宽度为0.8um的MCTSCR的触发电压减小了1.16V，维持电压提高了0.01V；D7宽度为1.6um的MCTSCR的触发电压减小了0.4V，维持电压提高了1.73V。
由此说明，本发明提供的MCTSCR器件相比传统LVTSCR器件降低了器件的触发电压，提高了器件的维持电压；同时说明在模拟VF-TLP脉冲实验时，D7的宽度越小，越有利于降低触发电压，且其降低触发电压的效果优于提高维持电压的效果。
综合实验1和实验2的结果，可以得出结论：本发明提供的MCTSCR器件相比传统LVTSCR器件，能够有效低降低器件触发电压，同时提高器件的维持电压。
实验3：过冲电压测试
过冲(overshoot)就是第一个峰值超过设定电压，主要表现为一个尖端脉冲，这种尖端脉冲会影响电路中元器件的性能，进而影响电路的正常工作，严重情况下还会导致元器件的失效。所以一个性能优良的器件，其过冲电压必然越低越好。
为了进一步验证本发明提供的MCTSCR器件的过冲电压性能，下面对传统LVTSCR器件与本发明的MCTSCR器件进行过冲电压测试，同时调整器件第三浅沟槽隔离区S3的宽度D7，以对比不同器件的过冲电压特性。
请参见图5，图5是本发明实施例提供的传统LVTSCR器件和MCTSCR器件的过冲电压对比图，MCTSCR01和MCTSCR02分别表示不同尺寸下MCTSCR器件的过冲电压特性，其中，MCTSCR01表示D7＝0.8μm时器件的过冲电压特性，MCTSCR02表示D7＝1.6μm时器件的过冲电压特性。
由图5可以看出MCTSCR器件的过冲电压稳定在21.75V，对比图5中传统LVTSCR的过冲电压为34.89V，可以看出本发明提出的新型MCTSCR器件降低了过冲电压，所以该结构对过冲电压有优化作用，相比于传统LVTSCR，过冲电压降低了37.66％，从而有助于提高器件性能。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (5)
1.一种用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，包括：P型衬底(10)，所述P型衬底(10)上设置有相邻的N阱(20)和P阱(30)；其中，
所述N阱(20)内从左至右依次设有第一N+注入区(21)、第一浅沟槽隔离区(S1)以及第一P+注入区(22)；
所述N阱(20)和所述P阱(30)之间跨接有第二P+注入区(24)，所述第一P+注入区(22)和所述第二P+注入区(24)之间的表面设有第一栅氧化层区(23)；
所述P阱(30)内从左至右依次设有第二N+注入区(31)、第三N+注入区(32)、第二浅沟槽隔离区(S2)以及第三P+注入区(33)，所述第二N+注入区(31)与所述第三N+注入区(32)之间的表面设有第二栅氧化层区(34)；
所述第二P+注入区(24)与所述第二N+注入区(31)之间设有第三浅沟槽隔离区(S3)；
所述P型衬底(10)上还包括第四浅沟槽隔离区(S4)、第五浅沟槽隔离区(S5)、第四P+注入区(11)、第六浅沟槽隔离区(S6)，所述第四浅沟槽隔离区(S4)跨接在所述P型衬底(10)和所述N阱(20)之间，所述第五浅沟槽隔离区(S5)跨接在所述P阱(30)和所述P型衬底(10)之间，所述第六浅沟槽隔离区(S6)设置于所述第五浅沟槽隔离区(S5)右侧，所述第四P+注入区(11)设置于所述第五浅沟槽隔离区(S5)和所述第六浅沟槽隔离区(S6)之间；
其中，所述第一N+注入区(21)、所述第一P+注入区(22)以及所述第一栅氧化层区(23)连接并作为器件的阳极，所述第三N+注入区(32)与所述第四P+注入区(11)连接并作为器件的阴极；且所述第二栅氧化层区(34)与所述第三P+注入区(33)连接。
2.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第二P+注入区(24)的中心轴与所述N阱(20)和所述P阱(30)的连接处对齐。
3.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第三浅沟槽隔离区(S3)的宽度可调节。
4.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第一浅沟槽隔离区(S1)、所述第二浅沟槽隔离区(S2)、所述第四浅沟槽隔离区(S4)、所述第五浅沟槽隔离区(S5)以及所述第六浅沟槽隔离区(S6)的宽度相等。
5.根据权利要求1所述的用于40纳米5V-CMOS电路的ESD防护装置，其特征在于，所述第二P+注入区(24)与所述第二N+注入区(31)连接。
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-
2020
- 2020-11-16 CN CN202011280765.7A patent/CN112397504B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034812A (zh) * | 2009-09-25 | 2011-04-27 | 精工电子有限公司 | 半导体装置 |
| CN102270658A (zh) * | 2011-07-27 | 2011-12-07 | 浙江大学 | 一种低触发电压低寄生电容的可控硅结构 |
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Non-Patent Citations (2)
| Title |
|---|
| 一种用于5 V电源ESD防护的双MOS触发SCR;陈瑞博，等;微电子学;第49卷(第3期);408-412 * |
| 陈瑞博，等.一种用于5 V电源ESD防护的双MOS触发SCR.微电子学.2019,第49卷(第3期),408-412. * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112397504A (zh) | 2021-02-23 |
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