CN104733544A - Tvs器件及工艺方法 - Google Patents

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Abstract

本发明公开了一种TVS器件，包含P型衬底上的第一外延层及第二外延层，P型衬底具有背面金属，第一外延层中具有N型埋层，填充氧化物的深隔离沟槽隔离出齐纳二极管、上桥二极管及下桥二极管，第二外延层中具有重掺杂的P型区及重掺杂的N型区，第二外延层表面具有金属前介质层及覆盖在金属前介质层上的顶层金属，所述的齐纳二极管，其阳极是由多个从上至下依次贯穿第二外延层、第一外延层，底部位于P型衬底上的多晶硅深沟槽构成，将传统的平面型器件改为三维立体结构，节省了芯片面积。本发明还公开了所述TVS器件的制造方法。

Description

TVS器件及工艺方法
技术领域
本发明涉及半导体器件设计及制造领域，特别是指一种TVS器件，本发明还涉及所述TVS器件的工艺方法。
背景技术
瞬态电压抑制器(TVS)通常用于保护集成电路免受因集成电路上突发的过电压带来的损害。集成电路是在电压的正常范围内设计的。然而，一些意外的、不可控的高压现象，例如静电放电(ESD)、电学快速瞬变以及二次雷电等，可能会对电路产生突然袭击。瞬态电压抑制器就用于保护电路，当这些过电压现象发生时，设法规避对集成电路可能造成的损害。随着带有易受过电压损害的集成电路器件的增加，对于瞬态电压抑制器保护的需求也日益增加。典型地应用瞬态电压抑制器的器件包括：USB电源和数据线保护、视频界面、高速以太网、笔记本电脑、监视器以及平板显示器等。当诱发电压超过雪崩击穿电压时，TVS开始工作将大电流旁路导向地面，从而起到对电路的保护作用。
常见的TVS器件的结构如图1所示，其P型衬底1上具有双层的外延，包含第一外延层3和第二外延层4，填充氧化硅13的3个深隔离沟槽将外延层划分为两个隔离区，其N型埋层5与下方的P型掺杂层6构成齐纳二极管，重掺杂的P型区10与第二外延层4构成上桥二极管（high side diode），另一隔离区中的第一外延层3与P型衬底形成下桥二极管(low side diode),第二外延层表面具有金属前介质层14，之上覆盖顶层金属8及9。其等效电路图如图2所示。在TVS器件中，齐纳二极管是整个器件工作的核心，占据的面积也最大。该结构的缺点在于：由N型埋层5与P型掺杂层6构成的齐纳二极管采用平面结构，需要占用的芯片面积较大。
发明内容
本发明所要解决的技术问题是提供一种TVS器件，其具有较小的芯片面积。
本发明所要解决的另一技术问题是提供所述TVS器件的工艺方法。
为解决上述问题，本发明所述的TVS器件，P型衬底上具有第一外延层及第二外延层，第二外延层位于第一外延层之上，第一外延层中具有重掺杂的N型埋层，第二外延层中具有重掺杂N型区以及重掺杂P型区，第二外延层表面具有氧化硅层；三个填充氧化硅的深隔离沟槽贯穿第二外延层、第一外延层，底部位于衬底中，形成第一及第二两个隔离区；
所述第一隔离区域中，多个填充掺杂多晶硅的深沟槽从上至下依次贯穿重掺杂N型区、第二外延层、N型埋层、第一外延层，底部位于衬底中，其顶部在氧化硅层之上由一块多晶硅连成整体，并再连接顶层金属；所述的第二外延层中的重掺杂P型区位于第一隔离区中，重掺杂P型区连接另一顶层金属；所述第二隔离区中的第二外延层中还具有重掺杂N型区，其上方与重掺杂P型区连接同一顶层金属；
所述的顶层金属与氧化膜之间具有金属前介质层，P型衬底背面具有背面金属层。
进一步地，所述的P型衬底的电阻率为0.014～0.02ohm·cm,第一外延层的厚度为5～9μm，电阻率为10～20ohm·cm，第二外延层的厚度为13～17μm，电阻率为150～450ohm·cm。
本发明所述的TVS器件的工艺方法，包含如下工艺步骤：
第1步，在P型衬底上形成第一外延层，然后进行N型埋层注入，再在其上生长第二外延层，通过光刻定义，离子注入形成重掺杂P型区和重掺杂N型区；
第2步，进行深隔离沟槽刻蚀，并在沟槽内淀积填充满氧化硅；将器件表面的氧化硅层保留；
第3步，利用器件表面的氧化硅层作为硬掩膜，进行深沟槽刻蚀，保留剩余的硬掩膜，淀积掺杂多晶硅并退火，再对掺杂多晶硅进行刻蚀；
第4步，进行金属前介质层淀积之后，进行接触刻蚀，然后顶层金属溅射并刻蚀；进行背面金属工艺。
进一步地，所述第1步中，P型衬底的电阻率为0.014～0.02ohm·cm,第一外延层的厚度为5～9μm，电阻率为10～20ohm·cm；N型埋层注入形成在第一外延层中，且其退火后N型埋层不能与P型衬底连通；第二外延层的厚度为13～17μm，电阻率为150～450ohm·cm。
进一步地，所述第2步中，深隔离沟槽的刻蚀深度为28～30μm，沟槽宽度为1.0～1.5μm；沟槽内填充的氧化硅，填充间隙＜0.15μm，且顶端闭合。
进一步地，所述第3步中，多晶硅沟槽刻蚀深度为26～28μm，宽度为1.0～1.5μm；器件最小重复单元的尺寸为2～3μm。
本发明所述的TVS器件及工艺方法，其通过多个填充掺杂多晶硅的深沟槽与P型衬底之间形成齐纳二极管，将传统的平面结构改为三维立体结构，在保证实现同样功能的前提下，具有更小的芯片面积。
附图说明
图1是传统TVS器件的结构示意图。
图2是TVS器件的等效电路图。
图3～6是本发明工艺步骤示意图。
图7是本发明工艺步骤流程图。
附图标记说明
1是背面金属，2是P型衬底，3是第一外延层，4是第二外延层，5是N型埋层，6是P型掺杂层，7是重掺杂N型区，8、9是顶层金属，10是重掺杂P型区，11是上桥二极管，12是下桥二极管，13是氧化硅，14是金属前介质层，15是多晶硅。
具体实施方式
本发明所述的TVS器件及其工艺方法现结合一实施例说明如下：
本发明所述的TVS器件，其结构如图6所示，P型衬底2上具有第一外延层3及第二外延层4，第二外延层4位于第一外延层3之上，第一外延层3中具有重掺杂的N型埋层5，第二外延层4中具有重掺杂N型区7以及重掺杂P型区10，第二外延层4表面具有氧化硅层13；三个填充氧化硅13的深隔离沟槽贯穿第二外延层4、第一外延层3，底部位于衬底中2，形成第一及第二两个隔离区。
所述第一隔离区域中，多个填充掺杂多晶硅15的深沟槽从上至下依次贯穿重掺杂N型区7、第二外延层4、N型埋层5、第一外延层3，底部位于衬底2中，其顶部在氧化硅层13之上由一块多晶硅15连成整体，并再连接顶层金属8；所述的第二外延层4中的重掺杂P型区10位于第一隔离区中，重掺杂P型区10连接另一顶层金属9；所述第二隔离区中的第二外延层4中还具有重掺杂N型区7，其上方与重掺杂P型区10连接同一顶层金属9。
所述的顶层金属8和9与氧化膜13之间具有金属前介质层14，P型衬底2背面具有背面金属层1。
所述的P型衬底的电阻率为0.014～0.02ohm·cm,第一外延层的厚度为7μm，电阻率为15ohm·cm，第二外延层的厚度为15μm，电阻率为150～450ohm·cm。
上述TVS器件的结构，其齐纳二极管有多个多晶硅深沟槽与P型衬底2构成，形成三维立体结构，第一隔离区中的重掺杂P型区与第二外延层4构成上桥二极管11，第二隔离区中的第一外延层3与P型衬底2形成下桥二极管12。顶层金属8作为TVS器件的VCC端口，顶层金属9作为TVS器件的IO端口，而背面金属1则为TVS器件的接地端口。
本发明所述的TVS器件的工艺方法，包含如下工艺步骤：
第1步，如图3所示，在电阻率为0.014～0.02ohm·cm的P型衬底2上形成厚度为7μm，电阻率为15ohm·cm的第一外延层3，然后进行N型埋层5注入，其退火后N型埋层5需要保证不能与P型衬底2连通；再在其上生长厚度为15μm，电阻率为150～450ohm·cm的第二外延层4；通过光刻定义，离子注入形成重掺杂P型区10和重掺杂N型区7。
第2步，进行深隔离沟槽刻蚀，沟槽的刻蚀深度为29μm，宽度为1.3μm，并在沟槽内淀积填充满氧化硅13，填充间隙＜0.15μm，且顶端闭合。将器件表面的氧化硅层13保留。如图4所示。
第3步，如图5所示，利用器件表面的氧化硅层13作为硬掩膜，进行深沟槽刻蚀，刻蚀深度为27μm，宽度为1.3μm。保留剩余的硬掩膜，淀积掺杂多晶硅15并退火，再对掺杂多晶硅进行刻蚀，形成具有多个掺杂多晶硅深沟槽的三维立体齐纳二极管。
第4步，进行金属前介质层14淀积之后，进行接触刻蚀，然后顶层金属溅射并刻蚀；进行背面金属工艺，最终器件形成如图6所示。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种TVS器件，P型衬底上具有第一外延层及第二外延层，第二外延层位于第一外延层之上，第一外延层中具有重掺杂的N型埋层，第二外延层中具有重掺杂N型区以及重掺杂P型区，第二外延层表面具有氧化硅层；三个填充氧化硅的深隔离沟槽贯穿第二外延层、第一外延层，底部位于衬底中，形成第一及第二两个隔离区，其特征在于：
所述第一隔离区域中，多个填充掺杂多晶硅的深沟槽从上至下依次贯穿重掺杂N型区、第二外延层、N型埋层、第一外延层，底部位于衬底中，其顶部在氧化硅层之上由一块多晶硅连成整体，并再连接顶层金属；所述的第二外延层中的重掺杂P型区位于第一隔离区中，重掺杂P型区连接另一顶层金属；所述第二隔离区中的第二外延层中还具有重掺杂N型区，其上方与重掺杂P型区连接同一顶层金属；
所述的顶层金属与氧化膜之间具有金属前介质层，P型衬底背面具有背面金属层。
2.如权利要求1所述的TVS器件，其特征在于：所述的P型衬底的电阻率为0.014～0.02ohm·cm,第一外延层的厚度为5～9μm，电阻率为10～20ohm·cm，第二外延层的厚度为13～17μm，电阻率为150～450ohm·cm。
3.如权利要求1所述的TVS器件的工艺方法，其特征在于：包含如下工艺步骤：
第1步，在P型衬底上形成第一外延层，然后进行N型埋层注入，再在其上生长第二外延层，通过光刻定义，离子注入形成重掺杂P型区和重掺杂N型区；
第2步，进行深隔离沟槽刻蚀，并在沟槽内淀积填充满氧化硅；将器件表面的氧化硅层保留；
第3步，利用器件表面的氧化硅层作为硬掩膜，进行深沟槽刻蚀，保留剩余的硬掩膜，淀积掺杂多晶硅并退火，再对掺杂多晶硅进行刻蚀；
第4步，进行金属前介质层淀积之后，进行接触刻蚀，然后顶层金属溅射并刻蚀；进行背面金属工艺。
4.如权利要求3所述的TVS器件的工艺方法，其特征在于：所述第1步中，P型衬底的电阻率为0.014～0.02ohm·cm,第一外延层的厚度为5～9μm，电阻率为10～20ohm·cm；N型埋层注入形成在第一外延层中，且其退火后N型埋层不能与P型衬底连通；第二外延层的厚度为13～17μm，电阻率为150～450ohm·cm。
5.如权利要求3所述的TVS器件的工艺方法，其特征在于：所述第2步中，深隔离沟槽的刻蚀深度为28～30μm，沟槽宽度为1.0～1.5μm；沟槽内填充的氧化硅，填充间隙＜0.15μm，且顶端闭合。
6.如权利要求3所述的TVS器件的工艺方法，其特征在于：所述第3步中，多晶硅沟槽刻蚀深度为26～28μm，宽度为1.0～1.5μm；器件最小重复单元的尺寸为2～3μm。
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