CN202473924U - 超低电容瞬态电压抑制器件 - Google Patents

Abstract

本实用新型提供了一种超低电容瞬态电压抑制器件，包括：P+半导体衬底；P-外延层，位于P+半导体衬底上；P+隔离区，形成于P-外延层中并延伸至P+半导体衬底；TVS管N区，位于P+隔离区中；TVS管P区，与TVS管N区并列位于P+隔离区中；N-阱，位于P+隔离区之间的P-外延层中；上二极管P区，位于N-阱中；上二极管N区，与上二极管P区并列位于N-阱中；下二极管N区，位于P+隔离区之间的P-外延层中；下二极管P区，与下二极管N区并列位于P-外延层中；互连结构，位于P-外延层上。本实用新型能将上、下二极管和TVS管都集成在同一芯片上，实现低成本和高性能。

Description

超低电容瞬态电压抑制器件

技术领域

本实用新型涉及半导体器件以及半导体工艺技术领域，尤其涉及一种超低电容瞬态电压抑制器件。

背景技术

瞬态电压抑制二极管(TVS，Transient Voltage Suppressor)又叫钳位二极管，是目前普遍使用的一种高效能电路保护器件，其外形与普通的二极管相同，但是却能够吸收高达数千瓦的浪涌功率，其主要特点是在反向应用条件下，当承受一个高能量的大脉冲时，其工作阻抗立即将至极低的导通值，从而允许大电流通过，同时把电压钳制在预定水平，一般的响应时间仅为10^-12秒，因此可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。

传统的TVS二极管基本都是稳压管类型的，制造工艺也比较简单，一般是在P+衬底/N+衬底上通过异型掺杂直接形成PN结。这种传统的TVS二极管主要应用在消费类电子产品(如手机，PDA，MP3和数码相机等)中的数据端口，如键盘、侧键和电源线等，这是由于此类端口速度较慢，对TVS二极管的电容要求不高，一般在30pF以上。但对于视频线路的保护，传统的TVS二极管则不适合，这是由于视频数据线具有极高的数据传输率，(其数据传输率高达480M工业自动化网，有的视频数据传输率达到1G以上)，要求线路保护的TVS管电容极低，不能大于1.0pF，同时对ESD能力要求极高，不能低于12kV，因此必须要开发新型的超低电容TVS器件，在保持超低电容的同时具有较高的ESD能力，以一方面满足对静电防护的要求，另一方面满足对数据传输的完整性要求。

目前市场上超低电容的TVS器件通常是将一个低电容二极管(又称为上二极管)11与一个传统稳压型TVS二极管13串联，再与另外一个低电容二极管(又称为下二极管)12并联组合形成，如图1所示。从通道I/O对地GND的I-V曲线来看，图1所示的TVS器件的正、反向特性仍然相当于一个普通二极管，但系统线路的电容却大大低于相同电压下的单个TVS管的电容。

组合而成的超低电容TVS器件，其通道I/O对地GND的电容值可以表示为：

其中，C_下二极管和C_上二极管分别表示下二极管12和上二极管11的电容值，其值较小，C_TVS表示TVS二极管13的电容值，其值要比前两者大一个数量级，所以上二极管11和TVS管13串联后，总的串联电容基本等同于上二极管11的电容。

当通道I/O加正电位，地GND加负电位时：由于下二极管12击穿电压较高，TVS管13击穿电压较低，所以TVS管13率先击穿，通道I/O对地GND的反向击穿电压可以表示为：

V_BR＝Vf_上二极管+V_TVS

其中Vf_上二极管为上二极管11的正向压降，V_TVS为TVS二极管13的击穿电压。

当通道I/O加负电位，地GND加正电位时：由于上二极管11击穿电压较高，电流优先经过下二极管12的正向，通道I/O对地GND的正向压降可以表示为：

Vf＝Vf_下二极管

其中Vf_下二极管为下二极管12的正向压降，可见组合而成的超低电容TVS器件正、反向特性基本相当于一个普通二极管，其反向击穿电压主要受TVS管的击穿电压控制；电容主要受C_上二极管和C_下二极管控制，所以为了实现超低电容，实际就是降低C_上二极管和C_下二极管；同时通道I/O对地GND的正、反方向ESD能力实际也是分别等同于上、下两个二极管的正向ESD能力(TVS管13的反向击穿电压较低，一般在3.3-7.0V之间，其反向ESD能力很高，可以不予考虑)。所以为了实现高ESD能力，实际就是提高上、下两个二极管的正向ESD能力。

由于硅集成工艺及成品率的原因，目前上述组合而成的超低电容TVS器件都是采用分离器件组合封装的形式，即上、下二极管11、12和TVS管13都是通过不同版图和工艺来实现，然后通过封装再组合在一起，这种技术不仅成本较高，而且器件的性能还会受到连接导线材料性质的影响。所以需要寻找一种新的技术，能将上、下二极管11、12和TVS管13都集成在同一芯片上，实现低成本和高性能。

实用新型内容

本实用新型要解决的技术问题是提供一种超低电容瞬态电压抑制器件，将上、下二极管和TVS管都集成在同一芯片上，实现低成本和高性能。

为解决上述技术问题，本实用新型提供了一种超低电容瞬态电压抑制器件，包括：

P+半导体衬底；

P-外延层，位于所述P+半导体衬底上；

P+隔离区，形成于所述P-外延层中并延伸至所述P+半导体衬底；

一个或多个并列的TVS管N区，位于所述P+隔离区中；

一个或多个并列的TVS管P区，与所述TVS管N区并列位于所述P+隔离区中；

N-阱，位于所述P+隔离区之间的P-外延层中；

一个或多个并列的上二极管P区，位于所述N-阱中；

一个或多个并列的上二极管N区，与所述上二极管P区并列位于所述N-阱中；

一个或多个并列的下二极管N区，位于所述P+隔离区之间的P-外延层中；

一个或多个并列的下二极管P区，与所述下二极管N区并列位于所述P-外延层中；

互连结构，位于所述P-外延层上，包括连接所述TVS管N区与上二极管N区的互连线、连接所述TVS管P区与下二极管P区的互连线，以及连接所述上二极管P区与下二极管N区的互连线。

可选地，所述P+半导体衬底是电阻率为0.005-0.008Ω·cm的P+硅衬底。

可选地，所述P-外延层的电阻率为15-20Ω·cm。

可选地，P-外延层的厚度为7～15μm。

可选地，所述N-阱的掺杂浓度为1E17-1E19/cm³。

可选地，所述瞬态电压抑制器件还包括：

N+埋层，位于所述N-阱下方的P-外延层中。

可选地，所述多个上二极管P区与多个上二极管N区之间呈梳状插指排列，所述多个下二极管P区与多个下二极管N区之间呈梳状插指排列，所述多个TVS管P区与TVS管N区呈梳状插指排列。

可选地，所述互连结构为叠层结构，包括依次位于所述P-外延层上的第一介质层、第一金属层、第二介质层、第二金属层以及钝化层。

与现有技术相比，本实用新型具有以下优点：

本实用新型实施例的超低电容瞬态电压抑制器件中，将上二极管、下二极管以及TVS管都集成在同一P+半导体衬底上，有利于实现低成本和高性能。

此外，本实施例中，P+隔离区延伸至与P+半导体衬底接触，从而可以将P+半导体衬底作为接地GND电极，无需从正面引出电极，不仅有利于减小芯片尺寸，而且还可以适用于多种不同的封装形式，另外将P+半导体衬底直接作为接地GND电极引出，可以减少封装时的1条金线，能够极大地降低成本。

附图说明

图1是现有技术中一种超低电容TVS器件的电路结构图；

图2是本实用新型实施例的超低电容TVS器件的制造方法的流程示意图；

图3至图10是本实用新型的第一实施例的超低电容TVS器件的形成方法中各步骤对应的剖面结构示意图；

图11是本实用新型的第二实施例的超低电容TVS器件的剖面结构示意图；

图12是本实用新型的第三实施例的超低电容TVS器件的剖面结构示意图；

图13是图12的超低电容TVS器件的等效电路图。

具体实施方式

现有技术中，超低电容TVS器件中的上二极管、下二极管和TVS管都采用的是分立器件，成本较高，而且性能受到连接导线材料性质的影响。

本实用新型实施例的超低电容瞬态电压抑制器件中，将上二极管、下二极管以及TVS管都集成在同一P+半导体衬底上，有利于实现低成本和高性能。

此外，本实施例中，P+隔离区延伸至与P+半导体衬底接触，从而可以将P+半导体衬底作为接地GND电极，无需从正面引出电极，不仅有利于减小芯片尺寸，而且还可以适用于多种不同的封装形式，另外将P+半导体衬底直接作为接地GND电极引出，可以减少封装时的1条金线，能够极大地降低成本。

下面结合具体实施例和附图对本实用新型作进一步说明，但不应以此限制本实用新型的保护范围。

图2示出了第一实施例的超低电容TVS器件的制造方法的流程示意图，包括：

步骤S21，提供P+半导体衬底；

步骤S22，在所述P+半导体衬底上形成P-外延层；

步骤S23，对所述P-外延层进行P型离子注入形成P+隔离区，所述P+隔离区延伸至所述P+半导体衬底；

步骤S24，对所述P+隔离区之间的P-外延层进行N型离子注入形成N-阱；

步骤S25，对所述P-外延层进行P型离子注入，以在所述N-阱中形成一个或多个并列的上二极管P区、在所述P+隔离区中形成一个或多个并列的TVS管P区、在所述P+隔离区之间的P-外延层中形成一个或多个并列的下二极管P区；

步骤S26，对所述P-外延层进行N型离子注入，以在所述N-阱中形成一个或多个并列的上二极管N区、在所述P+隔离区中形成一个或多个并列的TVS管N区、在所述P+隔离区之间的P-外延层中形成一个或多个并列的下二极管N区；

步骤S27，在所述P-外延层上形成互连结构，所述互连结构包括连接所述TVS管N区与上二极管N区的互连线、连接所述TVS管P区与下二极管P区的互连线，以及连接所述上二极管P区与下二极管N区的互连线。

图3至图10示出了第一实施例中各个步骤对应的剖面结构示意图，下面结合图2和图3至图10进行详细描述。

结合图2和图3，执行步骤S21，提供P+半导体衬底30。P+半导体衬底30可以是P型掺杂的硅衬底、锗硅衬底、III-V族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中所采用的是P+硅衬底，其电阻率优选为0.005-0.008Ω·cm，此外也可以拓展到0.005-0.02Ω·cm。

需要说明的是，在本文中P+表示P型重掺杂，P-表示P型轻掺杂，N+表示N型重掺杂，N-表示N型轻掺杂，其中重掺杂和轻掺杂是相对的概念，表示重掺杂的掺杂浓度大于轻掺杂的掺杂浓度，而并非对具体掺杂浓度范围的限定。

之后结合图2和图4，执行步骤S22，在P+半导体衬底30上形成P-外延层31。P-外延层31的形成方法可以是化学气相沉积(CVD)、外延生长等，其电阻率为15-20Ω·cm。在本实施例中，P-外延层31的厚度为7～15μm。

之后结合图2和图5，执行步骤S23，对P-外延层31进行P型离子注入形成P+隔离区32，P+隔离区32延伸至P+半导体衬底30。具体的，P+隔离区32的形成过程可以包括：在P-外延层31上通过光刻、刻蚀等工艺形成离子注入窗口；在形成的离子注入窗口中注入P型离子(如硼离子等)形成P+隔离区32。其中P型离子注入的剂量可以通过TVS管的击穿电压和隔离浓度来综合确定。

形成P+隔离区32的过程还可以包括P型离子注入之后的退火，确保P+隔离区32能够扩散穿透P-外延层31并与P+半导体衬底30相连，以确保各个P+隔离区32之间的区域独立不受影响，并且之后电源Vcc对地GND的电流能够通过P+隔离区32流至P+半导体衬底30。

之后结合图2和图6，执行步骤S24，对P+隔离区32之间的P-外延层31进行N型离子注入形成N-阱34。N-阱34的形成过程具体可以包括：在P-外延层31上的部分区域通过光刻、刻蚀等工艺形成离子注入窗口；在该离子注入窗口中诸如N型离子(如磷、砷离子等)以形成N-阱34。其中形成的N-阱34的掺杂浓度为1E17-1E19/cm³。

之后结合图2和图7，执行步骤S25，对P-外延层31进行P型离子注入，以在N-阱34中形成一个或多个并列的上二极管P区35、在所述P+隔离区中形成一个或多个并列的TVS管P区37、在所述P+隔离区32之间的P-外延层31中形成一个或多个并列的下二极管P区36。

步骤S25具体可以包括：使用硅的选择氧化(LOCOS)工艺，在P-外延层31上定义出有源区(即定义出后续离子注入的注入窗口)；在定义的有源区范围内进行P+离子注入，从而形成上二极管P区35、TVS管P区37和下二极管P区36。上二极管P区35、TVS管P区37和下二极管P区36的形成过程可以通过一步P+离子注入完成，也可以通过多步P+离子注入来进行。

至此，上二极管P区35和N-阱34就形成了上二极管，由于N-阱34的掺杂浓度较低，保证了上二极管的电压较高而电容较小。

之后结合图2和图8，执行步骤S26，对P-外延层31进行N型离子注入，以在N-阱34中形成一个或多个并列的上二极管N区38、在P+隔离区32中形成一个或多个并列的TVS管N区40、在P+隔离区32之间的P-外延层31中形成一个或多个并列的下二极管N区39。

步骤S26中N型离子注入的注入窗口可以是之前采用LOCOS工艺定义有源区时定义的。上二极管N区38、TVS管N区40、下二极管N区39的形成过程可以通过一步N+离子注入完成，也可以通过多步N+离子注入来进行。N-阱34中形成有多个N区38和多个P区35(示意图中为了简明，只标出了一个P区和两个N区)，这样多个二极管并联就形成了上二极管，以提高其ESD能力。

至此，下二极管N区39和P-外延层31就形成了下二极管，同样的，为提高其ESD能力，下二极管也是由多个二极管并联而成(示意图中为了简明，只标出了一个N区和两个P区)，另外由于P-外延层31的掺杂浓度较小，保证了下二极管电压较高而电容较小。

此外，TVS管N区40和其所处的P+隔离区32就形成了TVS管(类似地，TVS管也可以由多个二极管并联而成)。其耐压受P+隔离区32的掺杂浓度的影响。

另外，上二极管P区35和上二极管N区38的数量可以是多个，并呈梳状插指排列，即各上二极管P区35和上二极管N区38交错排列。类似地，多个下二极管P区36和下二极管N区39之间也可以呈梳状插指排列；多个TVS管P区37和TVS管N区40之间也可以呈梳状插指排列。

之后结合图2和图9、图10，执行步骤S27，在P-外延层31上形成互连结构，该互连结构包括连接TVS管N区40与上二极管N区38的互连线、连接TVS管P区37与下二极管P区36的互连线，以及连接上二极管P区35与下二极管N区39的互连线。

具体的，上述互连结构的形成过程可以首先参考图9，在P-外延层31上形成第一介质层41，第一介质层41的材料可以是二氧化硅、掺杂或非掺杂的硅玻璃等，其形成方法可以是化学气相沉积。之后通过光刻、刻蚀等工艺，在第一介质层41上形成接触孔，各个接触孔分别暴露出上二极管N区38、上二极管P区35、下二极管P区36、下二极管N区39、TVS管P区37以及TVS管N区40。

之后，继续在第一介质层41上形成叠层的互连结构，包括：在上述接触孔中以及第一介质层41的表面上形成金属并图形化，以形成第一金属层，例如通过蒸发或溅射形成1.0μm的金属铝，再通过光刻、刻蚀形成第一金属层；在第一金属层上形成第二介质层，例如沉积8000的氧化硅；对第二介质层进行刻蚀以形成通孔；在通孔中以及第二介质层的表面上形成金属并图形化，以形成第二金属层，例如蒸发或溅射2.0μm的金属铝，通过光刻、刻蚀形成第二金属层；之后在第二金属层上形成钝化层，例如采用化学气相沉积形成氮化硅。

在形成钝化层之后，还可以对钝化层进行光刻、刻蚀等工艺以形成压点，之后减薄背金，以完成超低电容TVS器件的形成过程。

需要说明的是，为了简化和示意，图10中并没有详细地描绘出第一金属层、第二介质层、第二金属层以及钝化层的剖面结构，仅是给出了互连结构等效的电性连接。

至此，本实施例形成的超低电容TVS器件如图10所示，包括：P+半导体衬底30；P-外延层31，位于P+半导体衬底30上；P+隔离区32，形成于P-外延层31中并延伸至P+半导体衬底30；一个或多个并列的TVS管N区40，位于P+隔离区32中；一个或多个并列的TVS管P区37，与TVS管N区40并列位于P+隔离区32中；N-阱34，位于P+隔离区32之间的P-外延层31中；一个或多个并列的上二极管P区35，位于N-阱34中；一个或多个并列的上二极管N区38，与上二极管P区35并列位于N-阱34中；一个或多个并列的下二极管N区39，位于P+隔离区32之间的P-外延层31中；一个或多个并列的下二极管P区36，与下二极管N区39并列位于所述P-外延层31中；互连结构，位于P-外延层31上，包括连接TVS管N区40与上二极管N区38的互连线、连接TVS管P区37与下二极管P区36的互连线，以及连接上二极管P区35与下二极管N区39的互连线。

其中，P+半导体衬底30接地GND，TVS管N区40和上二极管N区38连接电源Vcc，上二极管P区35和下二极管N区39连接I/O通路，其等效电路与图1相同，从而将整个TVS器件集成在同一P+半导体衬底30上，有利于降低成本以及提高性能。

此外，图11示出了第二实施例的结构示意图，其与第一实施例类似，但是作为一个优选的实施例，图11还包括位于N-阱34下方的P-外延层31中的N+埋层33，其可以是在N-阱34形成之前通过N型离子注入来形成的，在形成N+埋层33之后再形成N-阱34。关于该超低电容TVS器件的更多信息请参考前述第一实施例中超低电容TVS器件的形成方法的具体描述。

参考图12和图13，示出提供了超低电容TVS器件的第三实施例及其等效电路图，与图11中的超低电容TVS器件结构相比，图12中的TVS器件还包括了形成在P+隔离区32右侧的与左侧对称的附加的上二极管和下二极管，其结构与第一和第二实施例中的上二极管和下二极管相同。需要说明的是，其中的N+埋层33也是可选的。

第三实施例中，在同一P+半导体衬底30上形成了上二极管51、下二极管52、TVS管53，以及附加的上二极管54和下二极管55，即形成了多通道的超低电容TVS器件。需要说明的是，虽然第三实施例给出了两通路的实施方式，但是在其他具体实施例中，还可以采用更多通路的实施方式。

其中附加的上二极管54的N区与TVS管53的N区相连，附加的下二极管55的P区与TVS管53的P区相连，上二极管51的P区和下二极管52的N区作为第一I/O通路I/O1，附加的上二极管54的P区与附加的下二极管55的N区作为第二I/O通路I/O2。第一I/O通路I/O1和第二I/O通路I/O2可以单独使用，也可以同时分别使用。

本实用新型虽然以较佳实施例公开如上，但其并不是用来限定本实用新型，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以做出可能的变动和修改，因此本实用新型的保护范围应当以本实用新型权利要求所界定的范围为准。

Claims (8)

1.一种超低电容瞬态电压抑制器件，其特征在于，包括：

P+半导体衬底；

P-外延层，位于所述P+半导体衬底上；

P+隔离区，形成于所述P-外延层中并延伸至所述P+半导体衬底；

一个或多个并列的TVS管N区，位于所述P+隔离区中；

一个或多个并列的TVS管P区，与所述TVS管N区并列位于所述P+隔离区中；

N-阱，位于所述P+隔离区之间的P-外延层中；

一个或多个并列的上二极管P区，位于所述N-阱中；

一个或多个并列的上二极管N区，与所述上二极管P区并列位于所述N-阱中；

一个或多个并列的下二极管N区，位于所述P+隔离区之间的P-外延层中；

一个或多个并列的下二极管P区，与所述下二极管N区并列位于所述P-外延层中；

互连结构，位于所述P-外延层上，包括连接所述TVS管N区与上二极管N区的互连线、连接所述TVS管P区与下二极管P区的互连线，以及连接所述上二极管P区与下二极管N区的互连线。

2.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，所述P+半导体衬底是电阻率为0.005-0.02Ω·cm的P+硅衬底。

3.根据权利要求2所述的超低电容瞬态电压抑制器件，其特征在于，所述P+半导体衬底是电阻率为0.005-0.008Ω·cm的P+硅衬底。

4.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，所述P-外延层的电阻率为15-20Ω·cm。

5.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，P-外延层的厚度为7~15μm。

6.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，还包括：

N+埋层，位于所述N-阱下方的P-外延层中。

7.根据权利要求1所述的超低电容瞬态电压抑制器件，其特征在于，所述多 个上二极管P区与多个上二极管N区之间呈梳状插指排列，所述多个下二极管P区与多个下二极管N区之间呈梳状插指排列，所述多个TVS管P区与TVS管N区呈梳状插指排列。

8.根据权利要求1至7中任一项所述的超低电容瞬态电压抑制器件，其特征在于，所述互连结构为叠层结构，包括依次位于所述P-外延层上的第一介质层、第一金属层、第二介质层、第二金属层以及钝化层。 

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