CN103295898A - 一种利用超深沟槽结构制造瞬变电压抑制二极管的方法 - Google Patents

Abstract

本发明公开了一种利用超深沟槽结构制造瞬变电压抑制二极管的方法，其包括：步骤A：在重掺杂P型硅衬底生长一层重掺杂N型外延层；步骤B：在重掺杂N型外延层生长一层的近本征轻掺N型外延层；步骤C：用光刻胶掩膜开出P型掺杂区域窗口，进行P型掺杂离子注入；步骤D：刻蚀一系列超深隔离沟槽，该超深隔离沟槽穿过两层N型外延层，进入P型衬底；步骤E：用二氧化硅膜填充步骤D中形成的超深隔离沟槽；步骤F：刻蚀一系列密排的超深TVS沟槽，该超深TVS沟槽穿过两层N型外延层，进入P型衬底；步骤G：用掺杂N型多晶硅薄膜填充该些超深TVS沟槽；步骤H：生长电介质夹层；步骤I：接点刻蚀；以及步骤J：金属布线。

Description

一种利用超深沟槽结构制造瞬变电压抑制二极管的方法

技术领域

本发明涉及半导体技术领域，特别涉及一种利用超深沟槽（Ultra-deep Trench）制造瞬变电压抑制二极管（TVS，Transient Voltage Suppressors）的方法。

背景技术

随着电子电路集成度的不断增高，集成电路的线宽尺寸随之不断缩小。电路中以静电放电（ESD）或其他形式存在的瞬态电压也因此更容易对电子器件造成破坏。瞬态电压抑制器（Transient Voltage Suppressor，简称TVS），是一种基于二极管形式的静电保护器件，用来保护系统免于遭受各种形式的瞬态高压的冲击。如图1和图2所示，现有的TVS器件的制造大多是采用平面二极管或简单的沟槽二极管结构。平面TVS二极管在P型硅衬底上生长一层N型外延层，形成二极管的PN结。如图1所示，平面二极管包括依次叠加设置的Al/Cu金属层21、层间绝缘层（ILD，Inter-Layer dielectric）22、N型硅（Si）层23、及P+ Si衬底24。平面TVS二极管流过器件的瞬态电流和结面积成正比。因此，为了达到高静电保护能力，器件的尺寸需要做大。

简单的沟槽TVS二极管一般是在硅衬底上生长一层P型外延层，在P型外延层刻蚀出3-5μm深的纵向沟槽，用N型多晶硅（Si-Poly）进行沟槽填充。通过N型多晶硅的周边与P型外延层形成PN结。如图2所示，简单的沟槽TVS二极管包括依次叠加设置的Al/Cu金属层31、层间绝缘层（ILD，Inter-Layer Dielectric）32、PN结面结构及P+ Si衬底34。通过沟槽N型多晶硅（poly-Si）33填充的周边与P型外延层（Epitaxial Layer）35形成立体的PN结面结构32，通过对沟槽的深度和密度的调节来增加其结面积，从而提高其静电保护能力。同平面结构相比，沟槽TVS结构能将TVS做得相对较小。然而，这种简单的沟槽TVS二极管由于其结构和PN结特性的限制,很难将其电容和反向漏电做得很低。当今电子电路的趋势是集成度越来越高、面积越来越小、对耗电效率的要求越来越高。这种趋势对TVS器件的尺寸和漏电的要求越来越高。这就使传统的平面TVS和沟槽TVS器件无法满足当今市场上高端手机或其他便携式电子产品对尺寸和节能效率日益提高的要求。

发明内容

本发明主要解决的技术问题是提供一种利用超深沟槽结构制造小体积、超低电容、超低漏电瞬变电压抑制二极管的方法。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种利用超深沟槽结构制造瞬变电压抑制二极管的方法，其包括：

步骤A：在重掺杂P型硅衬底生长一层重掺杂N型外延层；

步骤B：在重掺杂N型外延层生长一层的近本征轻掺N型外延层；

步骤C：用光刻胶掩膜开出P型掺杂区域窗口，进行P型掺杂离子注入；

步骤D：刻蚀一系列超深隔离沟槽，该超深隔离沟槽穿过两层N型外延层，进入P型衬底；

步骤E：用二氧化硅膜填充步骤D中形成的超深隔离沟槽；

步骤F：刻蚀一系列密排的超深TVS沟槽，该超深TVS沟槽穿过两层N型外延层，进入P型衬底；

步骤G：用掺杂N型多晶硅薄膜填充该些超深TVS沟槽；

步骤H：生长电介质夹层；

步骤I：接点刻蚀；以及

步骤J：金属布线。

在本发明的一个实施例中，步骤A中，重掺杂N型外延层为5-15μm。

在本发明的一个实施例中，步骤B中，所述近本征轻掺N型外延层为10-30μm。

在本发明的一个实施例中，在步骤D之前还包括步骤：沉积一层2-3μm的二氧化硅膜作为刻蚀超深隔离沟槽的硬掩膜，在该硬掩膜上进行光刻和二氧化硅腐蚀，刻蚀出一系列定位隔离沟槽窗口，该定位沟槽窗口作为步骤D中刻蚀超深隔离沟槽的参照位置。

在本发明的一个实施例中，在步骤D之前用所述二氧化硅膜作为硬掩膜的工艺过程采用等离子体增强化学汽相沉积方法来实现。

在本发明的一个实施例中，在步骤D之后还包括清除硬掩膜的步骤。

在本发明的一个实施例中，在步骤D中，所述超深隔离沟槽深度大于10μm，高宽比在10:1和30:1之间。

在本发明的一个实施例中，步骤E中，所述二氧化硅膜厚度为2-3μm，进一步包括：用该二氧化硅膜作为刻蚀超深TVS沟槽的硬掩膜，在该硬掩膜上进行光刻和二氧化硅腐蚀，刻蚀出一系列定位TVS沟槽窗口，该定位沟槽窗口作为步骤F中刻蚀超深TVS沟槽的参照位置。

在本发明的一个实施例中，步骤E中，用所述二氧化硅膜填充超深隔离沟槽的工艺过程采用低压化学气相沉积方法、次常压化学汽相沉积方法，和等离子体增强化学汽相沉积方法相结合来实现。

在本发明的一个实施例中，步骤F中，所述超深TVS沟槽的深度大于10μm，高宽比在10:1和30:1之间。

在本发明的一个实施例中，所述步骤G进一步包括：

将三氯氧磷作为气态N型掺杂源，用化学气象沉积方法对深槽进行N型多晶硅填充；或者

用低压化学气相沉积在深槽内原位淀积N型掺杂多晶硅，然后再用高温推进形成PN结。

本发明的有益效果是：本发明是一种创新的制造超深沟槽TVS二极管的方法和工艺流程，利用超深沟槽的设计，实现在电性能上的超低电容、超低漏电和高静电保护能力。其主要优势表现在TVS器件在电性能上具有超低电容（0.3-0.5pF）、超低漏电流（<10pA）和高静电保护能力。。该结构具有超低的电容，该结构超低的电容大大提高了TVS器件对信号的响应速度，使其在保护高频数据接口（例如USB3.0、HTMI1.4）电路上的应用成为可能。该结构的超低漏电流（<10pA）对器件自身的耗电和散热优势明显。同时，该结构具有很高的抗高浪涌电流能力，符合国际ESD免疫标准IEC 61000-4-2的4级标准。本发明的另外一个优势是能将器件尺寸减小，在当今的电子设备超薄小型化的趋势下变得越来越重要。

附图说明

图1现有技术中平面二极管结构示意图。

图2是现有技术中的沟槽二极管结构示意图。

图3是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤A的状态示意图。

图4是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤B的状态示意图。

图5是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤C1的状态示意图。

图6是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤C2的状态示意图。

图7是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤C3的状态示意图。

图8是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤D1的状态示意图。

图9是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤D2的状态示意图。

图10是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤D3的状态示意图。

图11是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤D4的状态示意图。

图12是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤D5的状态示意图。

图13是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤D6的状态示意图。

图14是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤E的状态示意图。

图15是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤F1的状态示意图。

图16是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤F2的状态示意图。

图17是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤F3的状态示意图。

图18是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤F4的状态示意图。

图19是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤G1的状态示意图。

图20是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤G2的状态示意图。

图21是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤H的状态示意图。

图22是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤I的状态示意图。

图23是本发明利用超深沟槽结构制造瞬变电压抑制二极管的方法的步骤J的状态示意图。

具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。

我们的发明是应用一种超深沟槽（大于10μm）结构来制造小尺寸、超低漏电流TVS二极管的工艺方法，它的流程包括：

步骤A：在重掺杂P型硅衬底41生长一层5-15μm的重掺杂N型外延层（Epitaxial Layer）42（图3）。

步骤B：在重掺杂N型外延层42生长一层10-30μm的近本征轻掺N型外延层43（图4）。

步骤C：P型区域离子注入。

其中，步骤C包括如下子步骤：

步骤C1：用光刻胶掩膜44开出P型掺杂区域窗口441（图5）；

步骤C2：透过P型掺杂区域窗口44向近本征轻掺N型外延层43进行P型掺杂离子注入45（图6）；

步骤C3：清除光刻胶掩膜44（图7）。

步骤D：超深隔离沟槽刻蚀。

其中，步骤D包括如下子步骤：

步骤D1：沉积一层二氧化硅（SiO2）膜作为刻蚀超深隔离沟槽的硬掩膜(Hard Mask) 46（图8）其中，用所述二氧化硅膜作为硬掩膜的工艺过程采用等离子体增强化学汽相沉积方法来实现；

步骤D2：在硬掩膜46上设光刻胶掩膜47，在光刻胶腌膜47上开出一系列定位窗口471（图9）；

步骤D3：透过上述超深隔离沟槽定位窗口471，对隔离沟槽的该硬掩膜46进行刻蚀，刻蚀出一系列超深隔离沟槽定位窗口461（图10）；

步骤D4：清除光刻胶掩膜44（图11）； 

步骤D5：以上述硬掩膜46上刻蚀的超深隔离沟槽定位窗口461为参照位置，刻蚀深度大于10μm，高宽比（aspect ratio）为1~30:1的超深隔离沟槽462，该隔离沟槽穿过两层N型外延层43、42，进入P型衬底41（图12）；

步骤D6：清除该硬掩膜46（图13）。

步骤E：超深隔离沟槽填充。用二氧化硅膜填充超深隔离沟槽462，同时用该二氧化硅膜作为刻蚀超深TVS沟槽的硬掩膜48（图14）；在该步骤中，所述二氧化硅膜厚度为2-3μm，二氧化硅膜填充超深隔离沟槽462可采用低压化学气相沉积（Low Pressure Chemical Vapor Deposition，LPCVD）、次常压化学汽相沉积（Sub-Atmospheric Chemical Vapor Deposition，SACVD）与等离子体增强化学汽相沉积（Plasma-Enhanced Chemical Vapor Deposition，PECVD）相结合的方法。

步骤F：超深TVS沟槽刻蚀。

步骤F包括如下子步骤：

步骤F1：在步骤E中的硬掩膜48上设光刻胶掩膜49，在光刻胶腌膜49上开出一系列定位窗口491（图15）；

步骤F2：透过上述定位窗口491对硬掩膜48进行刻蚀，刻蚀出一系列TVS沟槽定位窗口481（图16）;

步骤F3：清除光刻胶掩膜49（图17）；

步骤F4：以该TVS沟槽定位窗口481参照，刻蚀一系列密排的深度大于10μm，高宽比（aspect ratio）为10~30:1的超深TVS沟槽482，该TVS沟槽穿过两层N型外延层43、42，进入P型衬底41（图18）。

步骤G：掺杂多晶硅填充。用掺杂N型多晶硅（Poly-Si）薄膜50填充该超深TVS沟槽482。

在步骤G中，掺杂和填充可以通过如下步骤实现：

步骤G1：将三氯氧磷（POCL3）作为气态N型掺杂源，用化学气象沉积（chemical vapor deposition，CVD）方法对深槽进行N型多晶硅填充（图19）；或者

步骤G2：用低压化学气相沉积（LPCVD）在深槽内原位（in-situ）淀积N型掺杂多晶硅，然后再用高温推进形成PN结（图20）。

步骤H：生长电介质夹层（Inter-Layer Dielectrics, ILD）51（图21）。

步骤K：接点52刻蚀(Contact Etch)。在ILD 51上对应P型掺杂离子注入45、掺杂N型多晶硅（Poly-Si）薄膜50的位置一系列刻蚀接点窗口52（图22）。

步骤L：金属布线(Metallization)。在对应接点窗口52的位置积淀金属布线54（图23）。本发明利用一系列密排的超深沟槽452填充的N型掺杂多晶硅46的侧壁和底部与重掺杂P型衬底41形成一个立体结构的TVS二极管PN结，从而在减小器件的尺寸的同时，大幅度增加了TVS二极管的结面积和静电保护能力。另外，通过P型离子注入和近本征轻掺杂N型外延层43形成的PN结具有极低的结电容 (Junction Capacitance)。

本发明是一种创新的制造超深沟槽TVS二极管的方法和工艺流程，其主要优势表现在TVS器件在电性能上具有高静电保护能力和超低漏电流（<10pA）。该结构具有很高的抗高浪涌电流能力，符合国际ESD免疫标准IEC 61000-4-2的4级标准。该结构的超低漏电流（<10pA）对器件自身的耗电和散热优势明显。本发明的另外一个优势是能将器件尺寸减小，在当今的电子设备超薄小型化的趋势下变得越来越重要。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (11)

1.一种利用超深沟槽结构制造瞬变电压抑制二极管的方法，其包括：

步骤A：在重掺杂P型硅衬底生长一层重掺杂N型外延层；

步骤B：在重掺杂N型外延层生长一层的近本征轻掺N型外延层；

步骤C：用光刻胶掩膜开出P型掺杂区域窗口，进行P型掺杂离子注入；

步骤D：刻蚀一系列超深隔离沟槽，该超深隔离沟槽穿过两层N型外延层，进入P型衬底；

步骤E：用二氧化硅膜填充步骤D中形成的超深隔离沟槽；

步骤F：刻蚀一系列密排的超深TVS沟槽，该超深TVS沟槽穿过两层N型外延层，进入P型衬底；

步骤G：用掺杂N型多晶硅薄膜填充该些超深TVS沟槽；

步骤H：生长电介质夹层；

步骤I：接点刻蚀；以及

步骤J：金属布线。

2.根据权利要求1所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：步骤A中，重掺杂N型外延层为5-15μm。

3.根据权利要求1所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：步骤B中，所述近本征轻掺N型外延层为10-30μm。

4.根据权利要求1所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：在步骤D之前还包括步骤：沉积一层2-3μm的二氧化硅膜作为刻蚀超深隔离沟槽的硬掩膜，在该硬掩膜上进行光刻和二氧化硅腐蚀，刻蚀出一系列定位隔离沟槽窗口，该定位沟槽窗口作为步骤D中刻蚀超深隔离沟槽的参照位置。

5.根据权利要求4所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：在步骤D之前用所述二氧化硅膜作为硬掩膜的工艺过程采用等离子体增强化学汽相沉积方法来实现。

6.根据权利要求4所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：在步骤D中，所述超深隔离沟槽深度大于10μm，高宽比在10:1和30:1之间。

7.根据权利要求4所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：在步骤D之后还包括清除硬掩膜的步骤。

8.根据权利要求1所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：步骤E中，所述二氧化硅膜厚度为2-3μm，进一步包括：用该二氧化硅膜作为刻蚀超深TVS沟槽的硬掩膜，在该硬掩膜上进行光刻和二氧化硅腐蚀，刻蚀出一系列定位TVS沟槽窗口，该定位沟槽窗口作为步骤F中刻蚀超深TVS沟槽的参照位置。

9.根据权利要求1所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：步骤E中，用所述二氧化硅膜填充超深隔离沟槽的工艺过程采用低压化学气相沉积方法、次常压化学汽相沉积方法，和等离子体增强化学汽相沉积方法相结合来实现。

10.根据权利要求1所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：步骤F中，所述超深TVS沟槽的深度大于10μm，高宽比在10:1和30:1之间。

11.根据权利要求1所述的利用超深沟槽结构制造瞬变电压抑制二极管的方法，其特征在于：所述步骤G进一步包括：

将三氯氧磷作为气态N型掺杂源，用化学气象沉积方法对深槽进行N型多晶硅填充；或者

用低压化学气相沉积在深槽内原位淀积N型掺杂多晶硅，然后再用高温推进形成PN结。

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