CN101847663A - 一种瞬间电压抑制器及形成瞬间电压抑制器的方法 - Google Patents
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Abstract
一种瞬间电压抑制器(TVS)器件，包括：第一导电类型的半导体衬底；和覆盖所述半导体衬底的第二导电类型的第一和第二半导体区域。第二导电类型的半导体层覆盖所述第一和第二半导体区域。TVS器件具有延伸通过半导体层和第一半导体区域并进入到半导体衬底中的第一沟槽；设置在所述第一沟槽中的第二导电类型的填充材料。TVS器件中的箝位二极管具有在填充材料的外扩散区域和半导体衬底的一部分之间的结。该TVS器件还包括形成在半导体层的第一部分中的第一PN二极管；和第二PN二极管，具有在第二半导体区域和半导体衬底之间的结。
Description
技术领域
本发明实施例涉及半导体器件，特别是涉及一种瞬间电压抑制器及形成瞬间电压抑制器的方法。
背景技术
随着集成电路技术持续发展，器件体积变得越来越小且工作电压变得越来越低。同时，器件运行变得越来越快并且工作频率变得越来越高。因此，更加难以实现瞬间电压抑制器(transient voltage suppressor，TVS)或静电(ESD)保护器件，以满足当今集成电路的需要。TVS或ESD器件必须提供低的击穿电压和低的电容以满足低压高速的要求。
许多传统的TVS或ESD保护器件使用齐纳(Zener)二极管(p+/n+结)来提供这种ESD保护。一些传统静电(ESD)保护器件使用在n型区域和下面的p型衬底之间的n+/p+结作为箝位二极管(通常被称作齐纳二极管)。在形成箝位二极管之后，其它器件(如PN二极管)形成在该齐纳二极管的顶部以形成其它想要形成的器件。
在以下的文件中公开了这种齐纳二极管的例子：例如，于2009年8月25日授予A.Salih等人的美国专利No.7,579,632；以及于2009年5月26日授予T.Keena等人的美国专利No.7,538,395。在这些器件中，齐纳二极管是衬底二极管的埋层。通常来说，箝位二极管呈现出低的漏电流和理想的击穿电压是很重要的。此外，即使ESD器件可以提供紧凑结构，但是它们仍受到许多限制，如工艺的复杂性和器件参数控制的困难度，尤其是希望同时获得理想的箝位电压和漏电流时。
如上所述，一些传统静电(ESD)保护器件采用埋入n+/p+结作为齐纳二极管，而其它器件制作在齐纳器件的顶部上。这些齐纳二极管器件容易具有限制。例如，多个热处理步骤，诸如外延生长、扩散和氧化，容易造成p+掺杂剂从衬底向外扩散。在齐纳结处形成的缓变掺杂剖面通常可以导致比理想齐纳击穿电压更高的电压，因而难以准确控制相关的箝位电压，这使得器件不适合用来保护先进的低压器件。尽管可以通过使用特定的处理步骤来控制外扩散，但这些工艺通常是复杂和昂贵的。
因此，市场需要一种改进的瞬间电压抑制器(TVS)或静电(ESD)器件。
发明内容
本发明实施例的目的在于提供一种具有低的击穿电压和低的电容的瞬间电压抑制(TVS)器件结构、及形成瞬间电压抑制器件的方法。
例如，这些器件可以用在用于低压高频集成电路应用的保护电路中。在一些实施例中，重掺杂衬底和沟槽的外扩散区域之间的结形成了低压箝位二极管。该沟槽穿过第一n型区域并进入衬底。通过调节沟槽进入衬底的比例可以得到适当的掺杂浓度。在一些实施例中，沟槽箝位二极管与一个或更多个PIN和/或NIP二极管耦合以形成低电容和低电压的保护电路。可以使用传统集成电路工艺技术来形成这些器件结构。
在一个具体实施例中，瞬间电压抑制器(TVS)器件包括：p型半导体衬底；覆盖所述半导体衬底的第一n型半导体区域和第二n型半导体区域。第一区域具有第一掺杂浓度，第二区域具有比第一掺杂浓度低的第二掺杂浓度。n型半导体层覆盖第一n型半导体区域和第二n型半导体区域。该TVS器件还包括多个沟槽，所述沟槽延伸通过n型半导体层和第一n型半导体区域并进入到p型半导体衬底以形成齐纳二极管或箝位二极管。n型填充材料设置在所述多个沟槽中的每个中。p+/n+箝位二极管由这些沟槽的侧壁的n+外扩散区域形成到衬底中。因此，所生成的箝位二极管与在第一n型半导体区域和p型半导体衬底之间的二极管结并联耦合，并且箝位二极管被配置成具有低于所述结的反向击穿电压的箝位电压，使得防止所述结作为齐纳二极管来工作。而且，该TVS器件包括PIN二极管和NIP二极管。该PIN二极管包括p型区域、n型半导体层的第一部分和第一n型半导体区域。该NIP二极管包括n型区域、n型半导体层的第二部分、第二n型半导体区域和p型半导体衬底。该TVS器件还包括在所述PIN二极管周围的第一隔离层；在所述NIP二极管周围的第二隔离层。此外，使用导体材料来填充沟槽，所述沟槽与围绕沟槽的外扩散的n+区域形成欧姆接触，产生从硅表面到箝位二极管的低电阻电流路径。
在上述TVS器件的实施例中，填充材料通过沟槽侧壁与第一半导体层直接接触。在另一实施例中，填充材料包括掺杂多晶硅。在又一实施例中，填充材料包括掺杂的硅化物材料。
在另一特定实施例中，瞬间电压抑制器(TVS)器件包括：第一导电类型的半导体衬底；覆盖半导体衬底的第二导电类型的第一半导体区域和第二半导体区域。第一区域具有第一掺杂浓度，第二区域具有第二掺杂浓度。第二导电类型的半导体层覆盖第一半导体区域和第二半导体区域。TVS器件具有延伸通过半导体层和第一半导体区域并进入到半导体衬底中的第一沟槽；第一沟槽中填充了第二导电类型的填充材料。TVS器件中的箝位二极管具有填充材料的外扩散区域和半导体衬底的一部分之间所形成的结。该TVS器件还包括形成在半导体层的第一部分中的第一PN二极管；和第二PN二极管，具有第二半导体区域和半导体衬底之间所形成的结。
在上述TVS器件的实施例中，箝位二极管与在第一半导体区域和半导体衬底之间形成的结并联耦合，箝位二极管被配置成具有低于所述结的反向击穿电压的箝位电压，使得防止所述结作为齐纳二极管来工作。在另一实施例中，第一PN二极管被设置在所述第一半导体区域之上。在另一实施例中，填充材料通过沟槽侧壁与第一半导体层直接接触。在又一实施例中，第一沟槽在沟槽侧壁上没有介质层。在一个实施例中，第一导电类型是p型，第二导电类型是n型，第一PN二极管是PIN二极管，第二PN二极管是NIP二极管。在另一实施例中，第一导电类型是n型，第二导电类型是p型，第一PN二极管是NIP二极管，第二PN二极管是PIN二极管。
根据另一实施例，半导体器件包括：第一导电类型的半导体衬底和覆盖所述半导体衬底的第二导电类型的半导体层。该器件还包括延伸通过半导体层并进入到半导体衬底的第一沟槽；和设置在第一沟槽中的第二导电类型的填充材料。该半导体器件中的箝位二极管具有在填充材料的外扩散区域和半导体衬底的一部分之间的结。
在上述TVS器件的实施例中，填充材料通过沟槽侧壁与第一半导体层直接接触。在另一实施例中，第一沟槽在沟槽侧壁上没有介质层。在又一实施例中，该半导体器件还包括与第一沟槽接触的在半导体层中的第一区域；和与半导体衬底接触但不与第一沟槽接触的在半导体层中的第二区域。半导体器件还包括形成在第一区域中的第一PN二极管、由第二区域和半导体衬底形成的第二PN二极管以及分隔第一PN二极管和第二PN二极管的隔离区域。
在上述半导体器件的实施例中，隔离区域包括围着第二PN二极管的沟槽隔离区域。在另一实施例中，第一区域包括与半导体衬底接触的埋层区域。在另一实施例中，第一PN二极管被设置在所述第一半导体区域之上。
根据另一实施例，半导体器件包括：第一导电类型的半导体衬底并具有第一掺杂浓度；覆盖所述半导体衬底的第二导电类型的第一半导体层。第一半导体层具有第二掺杂浓度。该半导体器件还具有掺杂导电材料，延伸通过所述第一半导体层并进入到所述半导体衬底中。由所述掺杂导电材料和所述半导体衬底的一部分形成箝位二极管。
在半导体器件的实施例中，箝位二极管包括在掺杂导电材料的外扩散区域和半导体衬底的区域之间的结。在另一实施例中，箝位二极管具有7.0V或更低的齐纳电压。在另一实施例中，掺杂导电材料包括含硅的材料。
根据另一实施例，用于形成瞬间电压抑制器(TVS)器件的方法包括：提供第一导电类型的半导体衬底；形成覆盖半导体衬底的第二导电类型的第一半导体区域和第二半导体区域。第一区域具有第一掺杂浓度，第二区域具有第二掺杂浓度。形成覆盖第一半导体区域和第二半导体区域的第二导电类型的半导体层。形成延伸通过半导体层和第一半导体区域并进入到半导体衬底的第一沟槽。所述方法还包括在第一沟槽中设置第二导电类型的填充材料；以及在填充材料和半导体衬底之间的结处形成箝位二极管。
在上述方法的一个具体实施例中，形成箝位二极管包括使用热处理来形成在外扩散区域和半导体衬底的区域之间的箝位二极管结。在另一实施例中，形成第一沟槽包括：在半导体衬底中形成第一沟槽至所选深度，使得半导体衬底的掺杂浓度在箝位二极管结处高于在第一半导体区域和半导体衬底之间形成的结处。在另一实施例中，在第一沟槽中设置第二导电类型的填充材料包括淀积多晶硅材料。
在另一实施例中，上述方法还包括形成在半导体层的第一部分中形成的第一PN二极管；以及形成具有在第二半导体区域和半导体衬底之间的结的第二PN二极管。在另一实施例中，该方法还包括形成分隔第一PN二极管和第二PN二极管的隔离区域。在另一实施例中，隔离区域包括围着第二PN二极管的沟槽隔离区域。
附图说明
图1是根据本发明的一个或多个实施例的瞬间电压抑制器(TVS)器件的简化横截面示意图；
图2示出了沿着图1的切割线A-A′的简化掺杂剖面；
图3示出了沿着图1的切割线B-B′的简化掺杂剖面；
图4包含了图2和图3的曲线；
图5是示出沿着图1的切割线C-C′的简化掺杂剖面；
图6示出在被配置为I/O保护器件的图1的TVS器件中的电流流动；
图7是被配置为I/O保护器件的图1的TVS器件的简化示意图；
图8是示出根据本发明另一个实施例的TVS器件800的简化示意图；
图9是根据本发明实施例的TVS器件的一部分的布局的简化俯视图；
图10A、10B和11-13是示出用于形成根据本发明实施例的TVS器件的方法的简化横截面示意图。
具体实施方式
本发明实施例涉及用于提供集成电路的瞬间电压抑制(TVS)的器件和方法。根据实施例，TVS器件可以具有以下特征中的一个或多个：
1.TVS结构能够免受IEC6100-4-2描述的ESD/电涌事件((ESD)+/-15kV(空气)、+/-8kV(接触))的损坏；以及
2.TVS结构保护所要保护的器件免受IEC6100-4-2描述的ESD/电涌事件((ESD)+/-15kV(空气)、+/-8kV(接触))的损坏；以及
3.TVS结构不会衰减所要保护的器件的信号。
参考以上列出的一系列附图来进行以下的描述。这些附图仅仅是示例，不应当限制本文中的权利要求的范围。结合描述和示出的各个方面，本领域技术人员可以认识到其它的变化、修改和替换。
图1是根据本发明的一个或多个实施例的瞬间电压抑制器(TVS)器件的简化横截面示意图。如图所示，TVS器件100具有第一导电类型的半导体衬底101和覆盖半导体衬底101的第二导电类型的第一和第二半导体区域111和112。区域111具有第一掺杂浓度，区域112具有第二掺杂浓度。在一个实施例中，区域111中的第一掺杂浓度比区域112中的第二掺杂浓度高。
结合图1进行描述，第一导电类型假设是n型而第二导电类型假设是p型。当然，在不同的实施例中，导电类型也可以相反。在一些实施例中，衬底101是重掺杂p+型，区域111是重掺杂n+型，而区域112是轻掺杂n-型。n型半导体层121覆盖第一和第二n型半导体区域111和112。在一些实施例中，可以通过以下步骤形成区域111和112：在p+衬底101上生长外延层形成轻掺杂外延层111，随后在轻掺杂外延层111的一部分上进行离子注入形成112；或者在p+衬底101上进行晶圆接合，随后通过离子注入形成轻掺杂外延层112部分。
如图1所示，多个沟槽141延伸通过n型半导体层121和第一n型半导体区域111并进入到p型半导体衬底101。这些沟槽将n+扩散区域并入到它们的侧壁(153、154)和底部，并填充有与n+扩散区(153、154)接触的导电材料151。在这个实施例中，在填充材料中的掺杂剂是n+扩散的来源。在这个实施例中，在沟槽侧壁或底部没有介质材料。也就是说，填充材料151通过沟槽侧壁与第一半导体层121和半导体区域111直接接触。注意，在本发明的一个或多个实施例中，来自填充材料151的掺杂剂外扩散通过沟槽141的侧壁和底部区域。图1中，用附图标记153标出在沟槽141侧壁上的外扩散区域，用154标出在沟槽141底部的外扩散区域。
根据本发明的实施例，通过在n+外扩散区域156和p+半导体衬底101的一部分之间的结区形成了箝位二极管。图2示出了箝位二极管结，示出了沿着图1的切割线A-A′的简化掺杂剖面。在图2中使用了与图1的附图标记151、154和101相同的附图标记，151表示沟槽中的n+材料，154表示沟槽掺杂剂的外扩散形成的n+区域，101表示p+衬底。
但是，也应注意，p+衬底101中的掺杂剂外扩散至覆盖衬底的层次并引起缓变的p+掺杂剖面，如图2中的点线所示。如以下的进一步解释，具有较低p+掺杂剂浓度的缓变区域中的PN结(例如，图1中的结157)容易具有较高的反向击穿电压，因而在本发明的实施例中不作为箝位二极管来工作。
TVS器件100还包括两个附加PN二极管。第一PN二极管(沿着图1中的切割线B-B′所示)具有在p型区域131和n型半导体层121的第一部分之间的结134。在这个实施例中，第一PN二极管被称作PIN二极管，包括p+区域131、n-区域121和n+区域111。图3示出了沿着图1的切割线B-B′的PIN二极管的简化掺杂剖面。可以看出，p+/n-结134形成在区域131和121之间。n+/p+结157形成在区域111和衬底101之间。但是，应注意，p+衬底中的掺杂剂外扩散至覆盖衬底的层，并使得在结157处形成了缓变的p+掺杂剖面。结果，n+/p+结157往往具有相对较高的反向击穿电压。
如图1所示，沿着切割线A-A′，重掺杂n+区域111连接到沟槽141和外扩散区域153和154中的沟槽填充材料151。图4包含了图2和图3的曲线，且显示出在结157(在n+区域111和缓变p+浓度的衬底101之间)和结156(在n+外扩散区域154和衬底101中更深的部分之间)处的掺杂浓度。可以看出，相对于结157而言，结156形成在具有较高p+浓度的区域中，并呈现出更尖锐的结剖面。结果，在n+区域(与154耦合的111)和p+衬底101之间的反向偏置将导致在结156处的齐纳击穿，在结157处则没有。因此，在本发明的实施例中，箝位二极管是在底部和沟槽处的外扩散区域154与衬底的一部分之间形成的二极管。
如图1所示，沿着切割线A-A′，根据本发明特定实施例的半导体器件包括第一导电类型并具有第一掺杂浓度的半导体衬底，以及覆盖该半导体衬底的第二导电类型的第一半导体层。第一半导体层具有第二掺杂浓度。半导体器件还具有延伸通过第一半导体层并进入到半导体衬底中的掺杂导体材料，例如，沟槽中的填充材料。通过掺杂导体材料和半导体衬底的一部分形成了箝位二极管。
如图1所示，在实施例中，箝位二极管与形成在第一n型半导体区域和p型半导体衬底之间的n+/p+结并联耦合。箝位二极管156被配置成具有明显低于n+/p+结157的反向击穿电压的箝位电压。二极管156将决定箝位电压，且箝位电流将流过它，使得n+/p+结157不作为齐纳二极管来工作。
在图1所示的实施例中，第二PN二极管(沿着切割线C-C′)被称作NIP二极管，其具有n+区域132、包括区域112和层121的一部分的n-区域，以及衬底101中的p+区域。图5中示出了沿着图1中的切割线C-C′得到的NIP二极管的简化掺杂剖面。可以看出n-/p+结形成在区域112和衬底101之间。注意，衬底101中的p+掺杂剂扩散出来并形成了缓变的p型掺杂浓度。
如图1所示，TVS器件100还包括隔离第一和第二PN二极管的隔离区域142。在实施例中，隔离区域包括两个隔离沟槽142，每个沟槽具有沟槽中的绝缘材料152。在一些实施例中，隔离区域包括围着NIP二极管和PIN二极管的隔离沟槽。
在一个或多个实施例中，TVS器件100进一步包括第一导体171、172和173。对于I/O电路保护的应用，导体172和173可以被短路以形成I/O，如以下的图6所示。耦接第一和第二PN二极管的172以及耦接n型填充材料151的第二导体171设置在每个沟槽141中。
在一些实施例中，上述的TVS器件100可以用于集成电路中的I/O端口的瞬间电压保护。图6示出这样应用的一个例子。如图所示，导体172连接到I/O端口以及PIN二极管和NIP二极管。PIN和NIP二极管的部分通过图6中的点线框而标出。导体171连接到具有n+掺杂材料的沟槽，衬底101连接到接地端口。在该例子中，VCC约为5V，齐纳二极管被配置成具有约为6.5V的齐纳击穿电压。根据在I/O端口的电压，这个实施例中的TVS器件100的操作具有四个独特的模式：
1.当I/O端口电压在VCC加上PIN二极管正向压降与VSS(接地电势)减去一个NIP二极管正向压降之间时，将只有I/O漏电流流动。在VCC(5V)或更少的电压下，PIN二极管不会导通，TVS器件100也没有电流流动。
2.当I/O端口电压在5V加上PIN二极管正向压降与6.5V加上PIN正向压降之间时，PIN二极管被正向偏置，电流经由PIN二极管、沟槽流至VCC端口，如点线所示。
3.当I/O端口电压高于6.5V加上PIN二极管正向压降时，VCC增加到6.5V以上，箝位二极管被击穿，电流流过PIN二极管和箝位二极管至衬底，衬底连接到接地端口。图6中通过粗实线示出了该电流的流动方向。
4.当I/O端口被偏置成小于Vss减去一个NIP二极管正向压降时，I/O电流将流过NIP至衬底。
图7是图6所示的I/O保护器件TVS器件的简化示意图。图7中700示出根据本发明实施例的图6的TVS器件100的简化示意图。如图所示，I/O端口耦合到PIN二极管的阳极和NIP二极管的阴极。PIN二极管的阴极耦合到齐纳二极管的阴极和VCC端口。因此，NIP二极管的阳极以及齐纳二极管的阳极(都形成在TVS器件100的衬底101中)耦合到接地端口(GND)。
图8是示出根据本发明另一个实施例的TVS器件800的简化示意图。如图所示，TVS器件800包括四对PIN和NIP二极管以及箝位二极管。该器件可以用来保护四个I/O管脚。
图9是根据本发明实施例的图6中的TVS器件100的一部分布局900的简化俯视图。在这个具体的例子中，隔离沟槽被示出为142。内部的隔离沟槽被形成为围绕n+区域131(是NIP二极管的一部分)。PIN二极管的p+区域132被示出在隔离沟槽142的外侧上。外部的隔离沟槽143围绕器件的外围部分。n+沟槽141形成在p+沟槽132和外部隔离沟槽143之间。
图10A、10B和11-13示出了用于形成本发明实施例TVS器件的方法简化横截面示意图。
参见图10A，硅衬底(101)为P+衬底。该衬底可以并入或也可以不并入外延层。如果硅晶片没有外延层，则硅晶片的杂质浓度在2.5E18至8Ecm-3之间。如果硅晶片具有外延层，则衬底杂质浓度基本上高于2.5E18cm-3。外延淀积(112)n型硅层，杂质浓度在4E13至2E14cm-3。还可以使用晶片接合来形成层112。
参见图10B，n型“埋层”被注入并扩散到该外延层(111)中。注入剂量为3E15-1.5E16cm-2的量级。
参见图11，在图10B的结构上，淀积了基本上与外延层(112)电阻相同的第二n型外延层(121)。
参见图12，在图11的结构中，掺杂剂被注入并扩散到表面n+层132(剂量基本上在5E15cm-2和1E16cm-2之间)和p+层131(剂量基本上在5E15和1E16cm-2之间)。形成两种类型的沟槽，一种类型是用介质(152)填充或者基本上是用介质材料填充，以用于隔离。形成另一种类型(141)，使得其壁被扩散有n型掺杂剂(153，156)并被填充进导体(151)，从而沟槽和沟槽周围的n型硅形成了欧姆接触。沟槽底部周围形成了箝位二极管。
参见图13，氧化物层(161和162)形成在晶片的表面上，通过该晶片形成了接触。接触形成之后是金属沉积和金属图案化(171、172和173)然后在表面上沉积保护层，随后是图案化(图13中没有示出)。背面工艺包括硅片减薄和将欧姆接触形成到硅背面的背面金属化。
在图13中，所形成的器件如下。NIP形成在132与121、112和101之间，PIN形成在131、121和111之间，箝位二极管形成在141、156和101之间。
本发明的另一实施例提供了一种用于形成瞬间电压抑制(TVS)器件的方法。该方法可以简要地描述如下。
1.提供第一导电类型的半导体衬底；
2.形成覆盖所述半导体衬底的第二导电类型的第一半导体区域和第二半导体区域，所述第一区域具有第一掺杂浓度且所述第二区域具有第二掺杂浓度；
3.形成覆盖第一半导体区域和第二半导体区域的第二导电类型的半导体层；
4.形成延伸通过半导体层和第一半导体区域并进入到半导体衬底的第一沟槽；
5.在第一沟槽中设置第二导电类型的填充材料；以及
6.利用填充材料和半导体衬底形成箝位二极管。
尽管示出和描述了本发明的优选实施例，但显然本发明并非仅限于这些实施例。在不离开本发明的精神和范围的情况下，本领域技术人员显然可以认识到许多改变、变化、改型、替换和等同方案。
Claims (32)
1.一种瞬间电压抑制器(TVS)器件，包括：
p型半导体衬底；
第一n型半导体区域和第二n型半导体区域，覆盖所述半导体衬底，所述第一区域具有第一掺杂浓度，所述第二区域具有比所述第一掺杂浓度低的第二掺杂浓度；
n型半导体层，覆盖所述第一n型半导体区域和所述第二n型半导体区域；
多个沟槽，延伸通过所述n型半导体层和所述第一n型半导体区域并进入到所述p型半导体衬底；
n型填充材料，设置在所述多个沟槽中的每个中；
箝位二极管，具有在所述n型填充材料的外扩散区域和所述p型半导体衬底的一部分之间的结区域，其中：
所述箝位二极管与在所述第一n型半导体区域和所述p型半导体衬底之间的二极管结并联耦合，以及
所述箝位二极管被配置成具有低于所述结的反向击穿电压的箝位电压，使得防止所述结作为齐纳二极管来工作；
PIN二极管，包括p型区域、n型半导体层的第一部分和所述第一n型半导体区域；
NIP二极管，包括n型区域、n型半导体层的第二部分、第二n型半导体区域和所述p型半导体衬底；
在所述PIN二极管周围的第一隔离区域；
在所述NIP二极管周围的第二隔离区域；以及
用于耦合设置在每个所述沟槽中的n型填充材料的导体。
2.如权利要求1所述的器件，其中所述填充材料通过沟槽侧壁与所述第一半导体层直接接触。
3.如权利要求1所述的器件，其中所述填充材料包括多晶硅。
4.如权利要求1所述的器件，其中所述填充材料包括掺杂硅化物材料。
5.如权利要求1所述的器件，其中所述第一隔离区域和所述第二隔离区域都包括沟槽隔离区域。
6.一种瞬间电压抑制器(TVS)器件，包括：
第一导电类型的半导体衬底；
覆盖所述半导体衬底的第二导电类型的第一半导体区域和第二半导体区域，所述第一区域具有第一掺杂浓度，所述第二区域具有第二掺杂浓度；
覆盖所述第一半导体区域和所述第二半导体区域的第二导电类型的半导体层；
延伸通过所述半导体层和所述第一半导体区域并进入到所述半导体衬底的第一沟槽；
设置在所述第一沟槽中的第二导电类型的填充材料；
箝位二极管，具有在所述填充材料的外扩散区域和所述半导体衬底的一部分之间的结；
第一PN二极管，形成在所述半导体层的第一部分中；
第二PN二极管，具有在所述第二半导体区域和所述半导体衬底之间的结；以及
分隔所述第一PN二极管和所述第二PN二极管的隔离区域。
7.如权利要求6所述的器件，其中：
所述箝位二极管与在所述第一半导体区域和所述半导体衬底之间形成的结并联耦合；以及
所述箝位二极管被配置成具有低于所述结的反向击穿电压的箝位电压，使得防止所述结作为齐纳二极管来工作。
8.如权利要求6所述的器件，其中所述第一PN二极管被设置为在所述第一半导体区域之上。
9.如权利要求6所述的器件，其中所述填充材料通过沟槽侧壁与所述第一半导体层直接接触。
10.如权利要求6所述的器件，其中所述第一沟槽在所述沟槽侧壁上没有介质层。
11.如权利要求6所述的器件，其中所述箝位二极管具有7.0V或更低的齐纳电压。
12.如权利要求6所述的器件，其中所述隔离区域包括围着所述第二PN二极管的沟槽隔离区域。
13.如权利要求6所述的器件，其中：
所述第一导电类型是p型；
所述第二导电类型是n型；
所述第一PN二极管包括PIN二极管；以及
所述第二PN二极管包括NIP二极管。
14.如权利要求6所述的器件，其中：
所述第一导电类型是n型；
所述第二导电类型是p型；
所述第一PN二极管包括NIP二极管；以及
所述第二PN二极管包括PIN二极管。
15.一种半导体器件，包括：
第一导电类型的半导体衬底；
覆盖所述半导体衬底的第二导电类型的半导体层；
延伸通过所述半导体层并进入到所述半导体衬底的第一沟槽；
设置在所述第一沟槽中的第二导电类型的填充材料；
箝位二极管，具有在所述填充材料的外扩散区域和所述半导体衬底的一部分之间的结。
16.如权利要求15所述的器件，其中所述填充材料通过沟槽侧壁与所述第一半导体层直接接触。
17.如权利要求15所述的器件，其中所述第一沟槽在所述沟槽侧壁上没有介质层。
18.如权利要求15所述的器件，进一步包括：
与所述第一沟槽接触的在所述半导体层中的第一区域；
在所述半导体层中的第二区域，与所述半导体衬底接触但不与所述第一沟槽接触；
形成在所述第一区域中的第一PN二极管；
由所述第二区域和所述半导体衬底形成的第二PN二极管；以及
分隔所述第一PN二极管和所述第二PN二极管的隔离区域。
19.如权利要求15所述的器件，其中所述隔离区域包括围着所述第二PN二极管的沟槽隔离区域。
20.如权利要求18所述的器件，其中所述第一区域包括与所述半导体衬底接触的埋层区域。
21.如权利要求20所述的器件，其中所述第一PN二极管设置为在所述埋层区域之上。
22.一种半导体器件，包括：
第一导电类型的半导体衬底，具有第一掺杂浓度；
第二导电类型的第一半导体层，覆盖在所述半导体衬底上，所述第一半导体层具有第二掺杂浓度；
掺杂导电材料，延伸通过所述第一半导体层并进入到所述半导体衬底中；以及
箝位二极管，由所述掺杂导电材料和所述半导体衬底的一部分形成。
23.如权利要求22所述的器件，其中所述箝位二极管包括在所述掺杂导电材料的外扩散区域和所述半导体衬底的区域之间的结。
24.如权利要求22所述的器件，其中所述箝位二极管具有7.0V或更低的齐纳电压。
25.如权利要求22所述的器件，其中所述掺杂导电材料包括含硅的材料。
26.一种用于形成瞬间电压抑制器(TVS)器件的方法，包括：
提供第一导电类型的半导体衬底；
形成覆盖所述半导体衬底的第二导电类型的第一半导体区域和第二半导体区域，所述第一区域具有第一掺杂浓度且所述第二区域具有第二掺杂浓度；
形成覆盖所述第一半导体区域和所述第二半导体区域的第二导电类型的半导体层；
形成延伸通过所述半导体层和所述第一半导体区域并进入到所述半导体衬底的第一沟槽；
在所述第一沟槽中设置第二导电类型的填充材料；以及
在所述填充材料和所述半导体衬底之间的结处形成箝位二极管。
27.如权利要求26所述的方法，其中形成所述箝位二极管包括：使用热处理来在所述外扩散区域和所述半导体衬底的区域之间形成箝位二极管结。
28.如权利要求27所述的方法，其中形成第一沟槽包括：在所述半导体衬底中形成所述第一沟槽至所选深度，使得所述半导体衬底的掺杂浓度在所述箝位二极管结处高于在所述第一半导体区域和所述半导体衬底之间形成的结处。
29.如权利要求26所述的方法，其中在所述第一沟槽中设置第二导电类型的填充材料包括淀积多晶硅材料。
30.如权利要求26所述的方法，进一步包括：
形成在所述半导体层的第一部分中形成的第一PN二极管；以及
形成具有在所述第二半导体区域和所述半导体衬底之间的结的第二PN二极管。
31.如权利要求30所述的方法，进一步包括形成分隔所述第一和第二PN二极管的隔离区域。
32.如权利要求30所述的方法，其中所述隔离区域包括围着所述第二PN二极管的沟槽隔离区域。
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