CN101393912A - 形成低电容的esd器件的方法及其结构 - Google Patents

Abstract

在一个实施方式中，ESD器件使用在该ESD器件内深处的高掺杂的P型区域和N型区域以形成具有受控的击穿电压的齐纳二极管。

Description

形成低电容的ESD器件的方法及其结构

技术领域

本发明通常涉及电子学，并且更具体地涉及形成半导体器件的方法和结构。

背景技术

过去，半导体工业利用各种方法和结构来形成静电放电(ESD)保护器件。根据一项国际规范，即，通常被称作IEC 61000-4-2(2级)的国际电工委员会(IEC)规范，期望ESD器件在约1毫微秒内对高输入电压和电流作出响应(IEC的地址在3，rue de Varembé，1211Genève 20，Switzerland)。

一些现有的ESD器件结合P-N结二极管来使用齐纳二极管。在大多数情况下，这些器件结构具有通常大于约1到6(1-6)皮法拉的高电容。高电容限制了ESD器件的响应时间，并且还成为了连接到该ESD器件的器件的负载。一些现有的ESD器件工作在穿通模式下，这要求器件具有通常小于约2微米厚的非常薄和精确受控的外延层，并且要求外延层内的低掺杂。这些结构通常使准确控制ESD器件的箝位电压很困难，并且特别难以控制低箝位电压，例如小于约10伏特(10V)的电压。1999年3月9日授予Bin Yu等人的第5,880,511号美国专利中公开了这种ESD器件的一个例子。另一ESD器件利用垂直型MOS晶体管的体区来在与下面的外延层的界面处形成齐纳二极管。用于ESD器件的掺杂分布和深度导致高电容和慢响应时间。此外，很难在薄层内控制低掺杂度，这使控制ESD器件的击穿电压很难。2007年3月29日公布的发明人Madhur Bobbe的公布号为2007/0073807的美国专利中公开了这种ESD器件的例子。

因此，期望有一种静电放电(ESD)器件，其具有低电容、具有快响应时间、对正和负ESD事件都作出反应、具有良好受控的箝位电压、在制造中易于控制以及具有可在从低电压到高电压的电压范围内被控制的箝位电压。

附图说明

图1简要说明了根据本发明的静电放电(ESD)保护器件的电路表示的一部分的实施方式；

图2说明了根据本发明的图1的ESD器件的实施方式的一部分的横截面；

图3是说明根据本发明的图1和图2的ESD器件的一些载流子浓度的曲线图；

图4简要说明了另一个ESD器件的电路表示的一部分的实施方式，该实施方式是图1到图3的ESD器件的另一个可选实施方式；以及

图5说明了根据本发明的图4的ESD器件的实施方式的横截面部分。

具体实施方式

为了说明的简单和清楚，这些图中的元件不必按比例绘制，并且不同图中相同的参考数字表示相同的元件。此外，为了描述的简单而省去了公知的步骤和元件的说明与详述。如这里所使用的载流电极表示器件中的承载通过该器件的电流的一个元件，其如MOS晶体管的源极或漏极或者双极型晶体管的发射极或集电极，或者二极管的正极或负极，而控制电极表示器件中的控制通过该器件的电流的一个元件，如MOS晶体管的栅极或双极型晶体管的基极。虽然这些器件在这里被解释为某个N沟道或P沟道器件，或者某些P型掺杂区或N型掺杂区，本领域中的普通技术人员应认识到，依照本发明，互补器件也是可能的。本领域中的技术人员应认识到，这里使用的“在......期间、当......的时候、在......的时候”并不是一个行为和初始行为同时发生的准确术语，而是在被初反应激起的反应之间可能有一些很小但合理的延迟，如传播延迟。词“近似地”或“实质上”的使用表示元件的值具有被预期非常接近于规定的值或位置的参数。然而，如本领域中公知的，总是存在阻止值或位置确切地如规定的极小差异。在本领域中完全确认，最多约10％(并且，对于半导体掺杂浓度，最多20％)的差异被认为是偏离确切地如所述的理想目标的合理差异。为了附图的清楚，器件结构的掺杂区被示为具有通常直线的边缘和精确角度的拐角。然而，本领域中的技术人员理解，由于掺杂物的扩散和活化，掺杂区的边缘通常可能不是直线并且拐角可能不是精确的角。

图1简要说明了具有低电容和快响应时间的静电放电(ESD)保护器件或ESD器件10的一部分的实施方式。器件10包括2个端子，即，第一端子11和第二端子12。端子11通常是输入端子而端子12通常是连接到被器件10保护的另一个元件(未示出)的输出端子。例如，端子11可连接到稳压电源的高压侧(例如5V的电源)。器件10配置为在端子11和12之间具有低电容。器件10还形成为将在端子11和12之间形成的最大电压限制到器件10的箝位电压。器件10的尖锐的击穿电压特性(或尖锐的拐点(sharp knee))有助于精确控制箝位电压的值。低电容有助于给器件10提供快响应时间。器件10包括：形成为P-N结二极管的第一控向二极管14、与二极管14串联的齐纳二极管15和形成为P-N结二极管的第二控向二极管17。二极管17与二极管14和15的串联组合并联耦合。

在正常操作中，通过将大约1伏特(1V)的电压应用于端子11并将地面基准电压应用于端子12，器件10被偏置到正常的工作电压，例如在大约1伏特(1V)和二极管15的齐纳电压之间的电压。由于下文描述的器件10的特性，当端子11和12之间的电压在该正常的工作电压范围内变化时，器件10的电容保持低。然而，ESD器件的电容通常是在零伏电压施加到该器件两端的条件下做出规定的。该零电压条件通常被称作零偏压条件。如在下文中将进一步看到的，在此零偏压条件下，下文描述的器件10的低电容特性为二极管14和17形成非常低的电容值。因为串联的电容器的电容小于最小电容器的电容，则在此零偏压条件下由二极管14和15产生的电容小于二极管14或15中任一个的电容。器件10的电容是二极管14和15的等效电容加上二极管17的电容的加和结果。如在下文中将进一步看到的，二极管17的电容也非常小，因此，在此零偏压条件下，器件10的总电容非常小。

如果在端子11上接收到正静电放电(ESD)事件，那么相对于端子12，端子11被强加到大的正电压。因为二极管14的正极连接到端子11而负极连接到二极管15的负极，因此，该大的正电压使二极管14正向偏置，并使二极管15反向偏置。当端子11和12之间的电压达到器件10的正阀值电压时(二极管14的正向电压加上二极管15的齐纳电压)，正电流(Ip)从端子11经过二极管14和15流到端子12。二极管15使施加到端子12的最大电压固定到大约二极管15的齐纳电压(加上二极管14的正向电压)。二极管15的尖锐的拐点使二极管15快速地将在端子11和12之间的最大电压固定到二极管15的齐纳电压。二极管15的齐纳电压通常约为2.5到80伏特(2.5V-80V)并且优选地约为5伏特(5V)。如果在端子11上接收到负ESD事件，那么相对于端子12，端子11被强加到大的负电压。因为二极管17的正极连接到端子12而负极连接到端子11，因此该大的负电压使二极管17正向偏置，并且负电流(In)从端子12经过二极管17流到端子11。一旦二极管17正向偏置，它就安全地处理负ESD脉冲，使器件10能够提供双向ESD保护。

图2示出了ESD器件10的实施方式的一部分的横断面视图。二极管14、15和17形成于半导体衬底21上。二极管14、15和17以一般方式用箭头标识。半导体层27例如通过外延生长形成于衬底21上，并且层27的一部分可对二极管14和17起漂移区的作用。

图3是说明器件10的优选实施方式的载流子浓度分布的曲线图。横坐标表示从层27的表面到器件10的深度，而纵坐标表示载流子浓度的增加的值。曲线50说明了由从端子11到端子12施加的正偏压(例如，通过正ESD事件)产生的器件10的载流子浓度。除了图3以外，该描述还参考图1和图2。

为了形成二极管15，半导体区域24在形成层27的掺杂物与衬底21的掺杂物的界面附近形成。在优选的实施方式中，衬底21形成有P-型传导性，其掺杂浓度不低于约1×10¹⁹原子/cm³，并且优选地在约1×10¹⁹和1×10²¹原子/cm³之间。在该优选的实施方式中，半导体区域24形成为N-型区域，且其掺杂浓度不低于约1×10¹⁹原子/cm³，并且优选地在约1×10¹⁹和1×10²¹原子/cm³之间。此外，区域24的厚度通常在约1到3(1-3)微米之间，但可为其它厚度。由于区域24厚度小，加之区域24和衬底21掺杂浓度高，所以当器件10接收从端子11到端子12的正电压时，该电压使载流子浓度限制到区域24内接近衬底21的界面的很小的高密度区域。这个高浓度的载流子和掺杂物给形成于衬底21和区域24之间的二极管提供了齐纳二极管操作特性，从而形成齐纳二极管15。这个组合还给二极管15提供了非常尖锐的转变或尖锐的拐点，并且允许对二极管15的击穿电压或齐纳电压进行非常准确的控制。通过改变区域24和/或衬底21的载流子浓度，可调节二极管15的击穿电压或齐纳电压。齐纳击穿电压实质上比穿通击穿电压更可控。

层27优选地形成有较低的峰值掺杂浓度，该峰值掺杂浓度至少比区域24的掺杂浓度小一个数量级，并且通常在约1×10¹³和1×10¹⁷原子/cm³之间。通过本领域技术人员熟知的各种方法，可将层27和区域24形成于衬底21上。例如，由虚线22示出的薄N-型外延层可形成于衬底21上，作为层27的第一部分。这个第一部分可被选择性地掺杂以形成区域24。其后，可形成层27的其余部分。

随后，可形成隔离槽29和31，以便将形成二极管14的层27的部分与形成二极管17的层27的部分隔离。槽29和31通常通过从层27的顶表面穿过层27创建开口并延伸到衬底21中来形成。为了防止横向通过区域24传导至层27和二极管17，槽29还通过区域24延伸一段距离到衬底21中。例如通过沿着槽29和31的侧壁和底部形成绝缘材料衬里30并且用绝缘材料或者掺杂或未掺杂的多晶硅填充剩余的开口来给槽29和31提供隔离。可选地，绝缘材料衬里30可沿着槽29和31的侧壁而非底部形成。形成槽29和31的方法对本领域的技术人员是公知的。因为槽29通过区域24延伸，所以它减小了对准公差并且使可靠地生产器件10变得容易。槽29优选地形成为具有边界的闭合多边形，该多边形具有包围层27的一部分的开口，槽29可被视为多连通域。类似地，槽31可被视为多连通域。区域24被设置成使得它在槽29的外边缘之间延伸但在槽31的外边缘之前终止。这种结构有助于用区域24来形成连续的齐纳二极管15并保证区域24不延伸至二极管17下的层27的部分。

二极管14包括在层27的表面上形成的掺杂区33，掺杂区33的传导性与衬底21的传导性相同。区域33被形成为延伸到层27中并上覆区域24。区域33通常设置成使得在层27的表面上的区域33的边界完全由槽29围绕。优选地，槽29是一个形成于区域33周围的连续槽。区域33的峰值掺杂浓度通常大于层27的峰值掺杂浓度并且优选地近似地等于衬底21的峰值掺杂浓度。区域33通常形成为从表面延伸不大于约2微米并且优选地约0.1到2(0.1-2)微米的距离到层27中。区域33与层27的掺杂浓度之间的显著差别以及区域33的浅深度有助于给二极管14提供非常小的电容。与上文指出的相同，二极管14的这个非常小的电容在零偏压条件下有助于为器件10形成小的零偏压电容。二极管14的电容在零偏压时通常小于约0.4皮法拉，并且二极管14和15的等效串联电容为器件10形成通常小于约0.2皮法拉并且优选地不大于约0.01皮法拉的电容。

区域33通常与区域24间隔开一段距离，这有助于使二极管15的电容最小。该间隔通常为大约2到20(2-20)微米。在区域33和24之间的层27的部分形成二极管14的漂移区。为了减少寄生晶体管的形成并保证器件10不在穿通工作区内工作，层27的漂移区厚度通常至少约2微米。

为了形成二极管17，掺杂区34在层27中形成，且具有与衬底21相反的传导性。区域34的峰值掺杂浓度大于层27的掺杂浓度并且优选地近似地等于衬底21的峰值掺杂浓度。区域34在层27的表面上形成，并且优选地与区域33一样延伸近似相同的距离到层27中。然而，区域34不上覆区域24。区域34设置成使得区域34在层27的表面的边界完全由槽31围绕。槽31优选地是一个连续槽。因为槽31通过层27延伸，因此它减小了接近于区域24的层27的量，从而有助于减小二极管17的电容。层27的低载流子浓度以及区域34的浅深度有助于给二极管17提供非常小的电容。如上文所示，二极管17的这个非常小的电容在零偏压条件下有助于为器件10形成小的零偏压电容。二极管17的电容在零偏压时通常小于约0.4皮法拉，并且优选地不大于约0.02皮法拉。

接着，绝缘材料36可形成于层27的表面上。开口通常通过绝缘材料36形成以暴露区域33和34的部分。导体38可用来形成两个区域33和34的电接触部分。导体38随后被连接到端子11。为了形成连接到端子12的电极，导体39被应用到衬底21的底表面。

当器件10在端子11上接收到相对于端子12的正ESD电压时，二极管14被正向偏置，而二极管17被反向偏置，并且电流Ip流过二极管14和15。由于耗尽区的缘故，层27中的载流子密度从零偏压条件进一步减小，这进一步减小二极管17的电容。尽管二极管14被正向偏置，但由于区域27的非常低的载流子浓度的缘故，二极管14仍具有低电容。二极管14和15的串联连接使这两个二极管的组合具有比单独的二极管14的电容更小的小电容。

当ESD事件出现时，通常有在短暂的时间段内出现的大电压和电流尖峰。通常，峰值电流和峰值电压出现在几毫微秒的时期内，一般小于2毫微秒(2nsec.)并且只能持续约1毫微秒(1nsec.)。在通常约20毫微秒的另一个时间间隔内，电流通常减小到稳定水平，并且在另一个20到40(20-40)毫微秒内缓慢减小。电流的峰值可在1到30安培(1到30amp)之间，并且从ESD接收到的峰值电压可在2000到30000伏特(2000-30000V)之间。器件10的元件的尺寸和响应时间优选地配置为在峰值电压的时间间隔期间对电压作出响应并且传导峰值电流。因为二极管14和15串联连接，因此有效的电容是总串联电容。因为串联的电容器导致小于最小电容的电容，因此，二极管14的低零偏压电容保证器件10的电容对器件10足够低，以在峰值ESD电压和电流期间对ESD事件作出响应并传导ESD电流。

图4简要说明了ESD器件55的电路表示的一部分的实施方式，其是在图1-图3的描述中所述的器件10的可选实施方式。除了器件55包含齐纳二极管56以外，器件55的电路原理图与器件10的电路原理图相似。这样，二极管56的负极连接到二极管17的负极，而正极连接到端子11。在零偏压条件下，包含二极管17和56的器件55的第一分支的等效电容形成了低等效电容，其低于二极管17或56中的任何一个的电容。类似地，包含二极管14和15的第二分支形成了在上文中描述的低等效电容。器件55的总电容是两个并联分支的电容的和，由于每个分支的小电容，该总电容提供了低电容。

图5示出了器件55的横截面部分。除了器件55包括形成于区域34内的掺杂区域58以外，器件55的横截面与器件10的横截面相似。区域58具有衬底21的传导类型，并且优选地具有衬底21的掺杂浓度。区域34和58的高掺杂浓度为二极管56形成了尖锐的拐点而未影响二极管17的电容。增加与二极管17串联的二极管56提供了器件55的双向ESD保护，并且还给器件55配置了对于Ip和In电流路径实质上对称的箝位电压。

虽然对区域24和34给定的掺杂浓度是针对相应的二极管15和56的5伏特(5V)击穿电压的优选实施方式的掺杂浓度，但是本领域的技术人员应认识到，对于其它击穿电压，掺杂浓度可能必须改变。例如，对于80伏特(80V)的击穿电压，区域24和34的掺杂浓度可减少，或衬底21的掺杂浓度可减少，或区域24和34以及衬底21的掺杂浓度可减少。通常，层27的掺杂浓度比区域24的掺杂浓度小至少一个数量级。

鉴于上述全部内容，显然公开的是一种新颖的器件和方法。连同其它特征包括的是形成一种ESD器件，其具有高掺杂的P-型衬底、在衬底上的轻掺杂N-型层、以及设置成相邻于衬底的一部分并在轻掺杂N-型层之间以形成齐纳二极管的高掺杂N-型层。还包括的是上覆高掺杂N-型层以便形成P-N二极管的高掺杂P-型层。掺杂浓度和厚度导致具有低电容并可在小于1毫微秒(1nsec.)内对ESD事件作出响应的ESD器件。衬底21和区域24的高掺杂浓度提供的齐纳二极管具有良好控制的击穿电压和可被控制在约2.5到80伏特的范围内的箝位电压。

虽然本发明的主题是用特定的优选实施方式来描述的，但显然对半导体领域的技术人员来说很多代替或变化是显而易见的。例如，所有的掺杂类型可以被颠倒。本领域的技术人员应认识到，槽29或31中的任何一个可被省去，而器件10能够起作用并具有低电容以在前文中描述的时间间隔内作出响应。尽管这里描述的器件形成于硅衬底上，但是本领域的技术人员应认识到，其它半导体材料也可被使用，包括砷化镓、碳化硅、氮化镓和其它半导体材料。此外，始终使用“连接”这个词来使描述清楚，然而，其被规定为与“耦合”这个词具有同样的含义。因此，“连接”应该被解释为包括直接连接或间接连接。

Claims (12)

1.一种ESD器件，其包括：

所述ESD器件的第一端子；

所述ESD器件的第二端子；

齐纳二极管，其具有耦合到所述ESD器件的所述第二端子的正极，并且还具有负极；

第一P-N二极管，其被耦合为与所述齐纳二极管串联，所述第一P-N二极管具有正极和负极；以及

第二P-N二极管，其被耦合为与所述齐纳二极管和所述第一P-N二极管的串联组合并联，所述第二P-N二极管具有负极，并且还具有被耦合到所述齐纳二极管的所述正极和所述ESD器件的所述第二端子的正极。

2.根据权利要求1所述的ESD器件，其进一步包括第二齐纳二极管，所述第二齐纳二极管具有耦合到所述第二P-N二极管的所述负极的负极，并且具有耦合到所述ESD器件的所述第一端子的正极。

3.根据权利要求1所述的ESD器件，其中所述ESD器件包括：

半导体衬底，其具有第一传导类型，并具有不小于约1×10¹⁹原子/cm³的第一峰值掺杂浓度；

第一半导体区域，其具有第二传导类型，并具有大约所述第一峰值掺杂浓度，并且与所述半导体衬底形成第一P-N结，其中所述第一P-N结形成所述齐纳二极管的结；

第二半导体区域，其具有所述第二传导类型，所述第二半导体区域在所述第一半导体区域上并且还在所述半导体衬底的一部分上，其中所述第二半导体区域具有小于所述第一峰值掺杂浓度的第二峰值掺杂浓度；

第一掺杂区域，其具有所述第一传导类型，所述第一掺杂区域设置在所述第二半导体区域内且上覆所述第一半导体区域，所述第一掺杂区域与所述第一半导体区域间隔开至少2微米，所述第一掺杂区域具有大约所述第一峰值掺杂浓度；以及

第一槽隔离区域，其从所述第二半导体区域的顶表面穿过所述第一半导体区域延伸并进入所述半导体衬底，其中所述第一槽隔离区域围绕所述第一掺杂区域的外部边界。

4.根据权利要求3所述的ESD器件，其中所述第二半导体区域没有位于所述第一半导体区域和所述第一掺杂区域之间的所述第一传导类型的掺杂区域。

5.根据权利要求3所述的ESD器件，其进一步包括所述第二传导类型的第二掺杂区域，所述第二掺杂区域位于所述第二半导体区域内并且未上覆所述第一半导体区域，所述第二掺杂区域与所述第一掺杂区域间隔开第二距离，并且还位于所述第一槽隔离区域外且与所述第一半导体区域间隔开至少2微米，所述第二掺杂区域具有大约所述第一峰值掺杂浓度；以及

第二槽隔离区域，其从所述第二半导体区域的顶表面穿过所述第二半导体区域延伸并进入所述半导体衬底，其中所述第二槽隔离区域围绕所述第二掺杂区域的外部边界。

6.一种形成ESD器件的方法，其包括以下步骤：

提供具有第一峰值掺杂浓度和第一传导类型的半导体衬底；

形成具有第二传导类型和至少大约所述第一峰值掺杂浓度的第一半导体区域，其中所述第一半导体区域与所述半导体衬底形成第一P-N结；

在所述第一半导体区域上和在所述半导体衬底的一部分上形成外延层，其中所述外延层具有所述第二传导类型和第二峰值掺杂浓度；

在所述外延层上形成具有所述第一传导类型和大约所述第一峰值掺杂浓度且上覆所述第一半导体区域的第一掺杂区域；以及

形成第一隔离槽，所述第一隔离槽从所述外延层的顶表面穿过所述第一半导体区域垂直延伸并进入所述半导体衬底，其中所述第一隔离槽横向围绕所述第一掺杂区域的外部边界延伸。

7.根据权利要求6所述的方法，其进一步包括：在所述外延层上形成具有所述第二传导类型和大约所述第一峰值掺杂浓度并上覆所述半导体衬底的一部分但不上覆所述第一半导体区域的第二掺杂区域。

8.根据权利要求7所述的方法，其进一步包括：形成第二隔离槽，所述第二隔离槽从所述外延层的顶表面穿过所述外延层垂直延伸并进入所述半导体衬底，其中所述第二隔离槽横向围绕所述第二掺杂区域的外部边界延伸。

9.根据权利要求6所述的方法，其中形成第一半导体区域的所述步骤包括：形成所述第一P-N结作为齐纳二极管的结，其中所述第一峰值掺杂浓度被形成为不小于约1×10¹⁹原子/cm³，而所述第二峰值掺杂浓度被形成为不大于约1×10¹⁷原子/cm³。

10.一种形成半导体器件的方法，其包括以下步骤：

提供具有第一峰值掺杂浓度和第一传导类型的半导体衬底，其中所述半导体衬底具有第一表面和第二表面；

形成具有第二传导类型并邻近于所述半导体衬底的掺杂物的一部分的第一半导体区域，其中所述第一半导体区域与所述半导体衬底的所述掺杂物形成第一P-N结，并且其中所述第一P-N结形成齐纳二极管；

在所述第一半导体区域上和在所述半导体衬底的所述第一表面的一部分上形成第二半导体区域，其中所述第二半导体区域具有所述第二传导类型以及第二峰值掺杂浓度；

形成第一P-N二极管，所述第一P-N二极管包括在所述第二半导体区域上具有所述第一传导类型和大约所述第一峰值掺杂浓度并上覆所述第一半导体区域的至少一部分的第一掺杂区域；以及

形成从所述第二半导体区域的顶表面穿过所述第一半导体区域垂直延伸并进入所述半导体衬底的第一隔离槽，其中所述第一隔离槽横向围绕所述第一掺杂区域的外部边界延伸。

11.根据权利要求10所述的方法，其中形成第二半导体区域的所述步骤包括：形成具有在约2到20微米之间的厚度的所述第二半导体区域。

12.根据权利要求10所述的方法，其进一步包括：在所述第二半导体区域上形成具有所述第二传导类型和大约所述第一峰值掺杂浓度的第二掺杂区域，其中所述第二掺杂区域与所述第一掺杂区域间隔开，并且未上覆所述第一半导体区域；以及

形成从所述第二半导体区域的所述顶表面垂直延伸并进入所述半导体衬底的第二隔离槽，其中所述第二隔离槽横向围绕所述第二掺杂区域的外部边界延伸。

Images