CN103779349B

CN103779349B - 静电放电装置和其制造方法

Info

Publication number: CN103779349B
Application number: CN201310480455.3A
Authority: CN
Inventors: S·M·埃特尔; D·D·马里罗; S·C·沙斯特瑞
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2012-10-17
Filing date: 2013-10-15
Publication date: 2018-09-21
Anticipated expiration: 2033-10-15
Also published as: TW201419489A; MY171002A; PH12013000251A1; US8723264B2; TWI591792B; PH12013000251B1; CN103779349A; US20140103484A1

Abstract

在一个实施方案中，本发明公开了静电放电（ESD）装置，包括：半导体衬底，半导体衬底具有第一表面和第二表面；具有第二导电类型且在半导体衬底的第一表面上的第一半导体层；具有第二导电类型且定位在第一半导体层的第一部分和半导体衬底的第一表面之间的第一半导体区域，第一半导体区域以半导体衬底的掺杂物形成齐纳二极管；第一P‑N二极管，其形成在第一半导体层中且覆盖第一半导体区域的第一部分；第一隔离沟槽，其从第一半导体层的第二表面延伸到第一半导体区域的一部分中；和第二P‑N二极管，其形成在第一半导体层中且与第一半导体区域侧向移位，其中第二P‑N二极管在第一隔离沟槽外部。

Description

静电放电装置和其制造方法

技术领域

本申请涉及半导体行业，更具体地，本申请涉及静电放电保护装置。

背景技术

半导体行业已经利用各种方法和结构来形成静电放电(ESD)保护装置，根据一项国际规范-通常被称为IEC61000-4-2(2级)的国际电工委员会(IEC)规范，ESD装置需在大约1纳秒内对高输入电压和电流作出响应(IEC的地址是瑞士，日内瓦20，瓦朗贝街3号，邮政编码1211)。

现有ESD装置中的一些使用齐纳二极管和P-N结二极管以试图提供ESD保护。一般来说，现有ESD装置不得不以低电容来换取明显的击穿电压特性。需要明显的击穿电压特性来为ESD装置提供低箝位电压。在多数情况下，装置结构具有高电容，其一般大于约一到六(1到6)皮法。高电容限制了ESD装置的响应时间。一些现有ESD装置在穿通模式下操作，所述模式要求装置具有非常薄且被精确控制的外延层，外延层的厚度一般小于约2微米，且要求在外延层中进行低掺杂。这些结构通常使得难以精确控制ESD装置的箝位电压且尤其难以控制低箝位电压，诸如小于约10伏(10V)的电压。

因此，需要具有这样一种静电放电(ESD)装置：具有低电容；具有快速响应时间；对正和负ESD事件都作出反应；具有被适当控制的箝位电压；在制造中易于控制；以及具有可将其控制于从低电压到高电压的电压范围内的箝位电压。

发明内容

本发明涉及一种ESD装置，其包括：具有第一导电类型且具有第一掺杂浓度的半导体衬底，所述半导体衬底具有第一表面和第二表面；具有第二导电类型且在所述半导体衬底的所述第一表面上的第一半导体层，其中所述第一半导体层具有布置在所述半导体衬底的所述第一表面和所述半导体层的第二表面之间的第一表面，且其中所述第一半导体层具有第二掺杂浓度；具有所述第二导电类型且定位在所述第一半导体层的第一部分和所述半导体衬底的所述第一表面之间的第一半导体区域，所述第一半导体区域以所述半导体衬底的掺杂物形成齐纳二极管；第一P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第一部分；第一隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第一隔离沟槽形成围绕所述第一P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第二部分的封闭结构；和第二P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第二P-N二极管在所述第一隔离沟槽外部。

优选地，ESD装置还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第二隔离沟槽，所述第二隔离沟槽形成围绕所述第二P-N二极管的封闭结构，其中所述第一P-N二极管在所述第二隔离沟槽外部。

优选地，ESD装置还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第三隔离沟槽，所述第三隔离沟槽形成围绕所述第一半导体区域和所述第一P-N二极管的封闭结构。

优选地，ESD装置还包括形成在所述第一半导体层的表面上且覆盖所述第一半导体区域的第二部分的具有所述第二导电类型的第一掺杂区域，其中所述第一掺杂区域与所述第一P-N二极管侧向分离。

优选地，ESD装置还包括在所述第一半导体层的所述表面处与所述第一掺杂区域形成电接触的第一导体。

优选地，ESD装置还包括具有所述第二导电类型的多个导体，所述导体的掺杂浓度大于所述第二掺杂浓度，所述多个导体从所述第一掺杂区域延伸穿过所述第一半导体层到达所述第一半导体区域。

优选地，ESD装置还包括第二导体和从所述第二导体延伸穿过所述第一半导体层到达所述半导体衬底的具有所述第二导电类型的传导区域，其中所述传导区域的掺杂浓度大于所述第二掺杂浓度，且其中所述第二导体区域在所述第一隔离沟槽外部。

优选地，ESD装置还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底内的所述传导区域的一部分中的第四隔离沟槽，所述第四隔离沟槽形成围绕所述传导区域的一部分的封闭结构，其中所述第一P-N二极管和所述第二P-N二极管在所述第四隔离沟槽外部。

优选地，ESD装置还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第五隔离沟槽，所述第五隔离沟槽形成围绕所述传导区域、所述第一P-N二极管、所述第二P-N二极管和所述第一半导体区域的封闭结构。

根据本发明的另一个方面，本发明涉及一种ESD装置包括：具有第一导电类型且具有第一掺杂浓度的半导体衬底，所述半导体衬底具有第一表面和第二表面；具有第二导电类型且在所述半导体衬底的所述第一表面上的第一半导体层，其中所述第一半导体层具有布置在所述半导体衬底的所述第一表面和所述半导体层的第二表面之间的第一表面，且其中所述第一半导体层具有第二掺杂浓度；具有所述第二导电类型且定位在所述第一半导体层的第一部分和所述半导体衬底的所述第一表面之间的第一半导体区域，所述第一半导体区域以所述半导体衬底的掺杂物形成齐纳二极管；第一P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第一部分；第一隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第一隔离沟槽形成围绕所述第一P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第二部分的封闭结构；第二P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第二P-N二极管在所述第一隔离沟槽外部；第二隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第二隔离沟槽形成围绕所述第二P-N二极管的封闭结构，其中所述第一P-N二极管在所述第二隔离沟槽外部；第三P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第二部分，其中所述第三P-N二极管与所述第一P-N二极管侧向移位；第三隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第三隔离沟槽形成围绕所述第三P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第三部分的封闭结构，其中所述第一P-N二极管和所述第二P-N二极管在所述第三隔离沟槽外部；第四P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第四P-N二极管在所述第一隔离沟槽、所述第二隔离沟槽和所述第三隔离沟槽外部；第四隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第四隔离沟槽形成围绕所述第四P-N二极管的封闭结构，其中所述第一P-N二极管、所述第二P-N二极管和所述第三P-N二极管在所述第四隔离沟槽外部；具有所述第二导电类型的第一掺杂区域，其形成在所述第一半导体层的表面上且覆盖所述第一半导体区域的第三部分，其中所述第一掺杂区域与所述第一P-N二极管和所述第三P-N二极管侧向分离；第一导体，其电连接到所述第一掺杂区域；第五隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第五隔离沟槽形成围绕所述第一P-N二极管、所述第二P-N二极管、所述第三P-N二极管和第四P-N二极管的封闭结构；和第六隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第六隔离沟槽形成围绕所述第五隔离沟槽的封闭结构。

附图说明

本发明的实施方案将从详细描述和附图中得到更全面的了解，详细说明和附图不旨在限制本申请的范畴。

图1示意性地示出根据本申请的一些实施方案的静电放电(ESD)装置的一部分的一个实例。

图2示出根据本申请的一些实施方案的ESD装置的一个实例的一部分的横截面图。

图3是示出根据本申请的一些实施方案的ESD装置的载流子浓度分布的一个实例的图形。

图4是根据本申请的一些实施方案的ESD装置的一个实例的放大部分平面图。

图5示意性地示出根据本申请的一些实施方案的ESD装置的电路表示的一部分的实施方案。

图6示出根据本申请的一些实施方案的ESD装置的横截面部分。

图7是根据本申请的一些实施方案的ESD装置的一个实例的放大部分平面图。

图8示出根据本申请的一些实施方案的ESD装置的横截面部分。

为了说明的简洁性和明了性，图中的元件不一定按比例绘制，且不同图中的相同的参考数字表示相同元件。此外，为了描述的简洁性省略了众所周知的步骤和元件的描述和细节。如本文所使用，承载电流的电极意指承载通过装置的电流的装置元件，诸如MOS晶体管的源极或漏极或双极晶体管的发射极或集电极或二极管的阴极或阳极，且控制电极意指控制通过装置的电流的装置元件，诸如MOS晶体管的闸极或双极晶体管的基极。虽然本文中将装置说明为特定的N通道或P通道装置，或特定的N型或P型掺杂区域，但是本领域技术人员应明白根据本发明互补装置也是可行的。本领域技术人员应明白如本文所使用的词在……期间、与……同时和当……时并非意指动作在开始动作之后立即发生的精确术语，而是可与由开始动作开始的反应之间存在某种小但合理的延迟，诸如传播延迟。词大约或基本上的使用意指元件值具有预期为非常接近所述值或位置的参数。然而，如本领域中所众所周知，总是存在阻止值或位置与如所述确切相同的细微变动。在本领域技术中已经恰当地确定高达约百分之十(10％)(且对于半导体掺杂浓度是高达百分之二十(20％))的变动被视为与如所述的确切理想目标的合理变动。为了图的明了起见，装置结构的掺杂区域被示为具有大致为直线的边缘和精密的角度角落。然而，本领域技术人员应了解由于掺杂物的扩散和活化，掺杂区域的边缘一般来说可能不是直线且角落也可能不是精密角度。

具体实施方式

对实施方案进行的下列描述本质上仅是说明性的且绝不是旨在限制本发明、其申请或使用。本申请尤其包括ESD装置，其具有：具有第一导电类型且具有第一掺杂浓度的半导体衬底，所述半导体衬底具有第一表面和第二表面；具有第二导电类型且在半导体衬底的第一表面上的第一半导体层，其中第一半导体层具有布置在半导体衬底的第一表面和半导体层的第二表面之间的第一表面，且其中第一半导体层具有第二掺杂浓度；具有第二导电类型且定位在第一半导体层的第一部分和半导体衬底的第一表面之间的第一半导体区域，第一半导体区域以半导体衬底的掺杂物形成齐纳二极管；第一P-N二极管，其形成在第一半导体层中且覆盖第一半导体区域的第一部分，其中第一P-N二极管在第一隔离沟槽内部；第一隔离沟槽，其从第一半导体层的第二表面延伸到第一半导体区域的一部分中，第一隔离沟槽形成围绕第一P-N二极管和覆盖第一半导体区域的第一半导体层的第二部分的封闭结构；和第二P-N二极管，其形成在第一半导体层中且与第一半导体区域侧向移位，其中第二P-N二极管在第一隔离沟槽外部。

图1示意性地示出具有低电容和快速响应时间的静电(ESD)保护装置或ESD装置10的一部分的一个实例。装置10包括两个端子，第一端子11和第二端子12，且被构造为在端子11和端子12之间提供双向ESD保护。端子11和端子12中的任一端子可为输入端子或输出端子。输出端子通常连接到由装置10保护的另一元件(未示出)。例如，端子12可用作输出端子且连接到稳压电源(诸如5V电源)的高侧。装置10被构造为在端子11和端子12之间具有低电容。装置10还被形成为将形成在端子11和端子12之间的最大电压限于装置10的箝位电压。此外，装置10被形成为具有帮助精确控制箝位电压值的明显拐点或明显击穿电压特性。低电容帮助为装置10提供快速响应时间。装置10包括多个导向二极管通道，所述导向二极管通道包括第一导向二极管通道16和第二导向二极管通道22。通道16包括第一导向二极管14，所述第一导向二极管具有通常连接到端子11且到第二导向二极管15的阴极的阳极。通道22包括第三导向二极管20，所述第三导向二极管具有通常连接到端子12且到第四导向二极管21的阴极的阳极。二极管14、二极管15、二极管20和二极管21被形成为具有低电容的P-N结二极管。齐纳二极管18与通道16和通道22中的每个并联连接。二极管18具有连接到二极管15和二极管21的阳极的阳极，和连接到二极管14和二极管20的阴极的阴极。

在正常操作时，装置10被偏压到正常操作电压，诸如介于约1伏(1V)和二极管18的齐纳电压之间的电压，诸如通过施加约1伏(1V)到端子11和施加接地参考电压到端子12。由于下文描述的装置10的特性，装置10的电容在端子11和端子12之间的电压在这个正常操作电压范围内改变时保持低。然而，ESD装置的电容通常指定有跨装置施加的零伏电压。这零电压状况通常被称为零偏压状况。如下文进一步可见，在这零偏压状况下，下文描述的装置10的低电容特征为二极管14、二极管15、二极管20和二极管21形成非常低的电容值。由于端子11和端子12之间存在两条平行路径，所以每条路径的电容值是每条路径中的电容相加的结果。第一路径包括串联的二极管14、二极管18和二极管21的电容。由于串联的电容器的电容小于最小电容器的电容，所以第一路径的电容小于二极管14、二极管18或二极管21的电容。形成装置10使得二极管14和二极管21的零偏压电容非常小，如下文可进一步所见。类似地，包括二极管20、二极管18和二极管15的第二路径的电容也非常小。两条路径的总相加值形成装置10的较小零偏压电容。

如果端子11上接收到正静电放电(ESD)事件，那么相对于端子12，端子11被迫达到大的正电压。大的正电压使二极管14和二极管21正向偏压且除二极管15和20以外还使二极管18反向偏压。当端子11和端子12之间的电压达到装置10的正阈值电压(二极管14和二极管21的正向电压加上二极管18的齐纳电压)时，正电流(Ip)从端子11流经二极管14到达二极管18，且流经二极管18和二极管21到达端子12。二极管18的齐纳电压将形成在端子11和端子12之间的最大电压箝位到近似二极管18的齐纳电压(加上二极管14和二极管21的正向电压)。如果在端子11上接收到负ESD事件，那么相对于端子12，端子11被迫达到大的负电压。大的负电压使二极管20和二极管15正向偏压，且除二极管14和二极管21以外还使二极管18反向偏压。当端子11和端子12之间的电压达到装置10的负阈值电压(二极管20和二极管15的正向电压加上二极管18的齐纳电压)时，负电流(In)从端子12流经二极管20到达二极管18，且流经二极管18和二极管15到达端子11。二极管18的明显拐点导致二极管18将端子11和端子12之间的最大电压快速箝位到二极管18的齐纳电压(加上二极管15和二极管20的正向电压)。

装置10还可视需要包括连接到二极管18的阴极的第三端子19。第三端子19可连接到电源的电压轨。装置10还可视需要包括第四端子17。第四端子17可连接到使用装置10的系统的接地参考电势。

图2示出ESD装置10的一个实例的一部分的横截面图。二极管14、二极管15、二极管20、二极管21和二极管18形成在半导体衬底25上。二极管14、二极管15、二极管20、二极管21和二极管18以一般方式由箭头标注。半导体层33诸如通过外延生长而形成在衬底25上，且层33的一部分可用作二极管14、二极管15、二极管20和二极管21的漂移区域。

图3是示出装置10的载流子浓度分布的一个实例的图形。横坐标表示从层33的表面进入装置10的深度且纵坐标表示增加载流子浓度的值。图68示出由从端子11施加到端子12的正偏压(诸如通过正ESD事件)引起的装置10的载流子浓度。这描述参考了图1到图3。

半导体区域29形成在形成层33的掺杂物与衬底25的掺杂物的界面附近以形成二极管18。在一些实施方案中，衬底25被形成为具有P型导电性且其掺杂浓度不小于大约1×10¹⁹个原子/立方厘米且通常在大约1×10¹⁹个原子/立方厘米和1×10²¹个原子/立方厘米之间。在一些实施方案中，半导体区域29被形成为N型区域，其峰值掺杂浓度不小于大约1×10¹⁹个原子/立方厘米且通常在大约1×10¹⁹个原子/立方厘米和1×10²¹个原子/立方厘米之间。此外，区域29的厚度可小于一微米且通常在约一和三(1到3)微米之间。除了区域29和衬底25的高浓度以外，还因区域29的厚度小，所以当装置10接收从端子11到端子12的正电压时，所述电压导致载流子浓度受制于区域29内的小的高密度区和与衬底25的界面附近处。载流子和掺杂物的这个高浓度为齐纳二极管18提供非常明显的过渡或拐点且允许对二极管18的击穿电压或齐纳电压进行非常精确的控制。二极管18的击穿电压或齐纳电压可通过改变区域29和/或衬底25的载流子浓度或载流子分布而调整。这可允许精确地控制击穿电压而用于诸如5伏或12伏或24伏(5V、12V、24V)击穿电压应用的具体应用。

层33可被形成为具有较低峰值掺杂浓度，其为小于区域29的掺杂浓度且通常在约1×10¹³个原子/立方厘米和1×10¹⁷个原子/立方厘米之间的至少一个数量级。层33和区域29可通过已经为本领域技术人员所熟知的多种方法形成在衬底25上。例如，由虚线26所示的薄N型外延层可形成在衬底25上作为层33的第一部分。这第一部分可被掺杂以形成区域29。之后，可形成层33的剩余部分。

可形成隔离沟槽35、隔离沟槽37、隔离沟槽39和隔离沟槽40以便将将要形成二极管14和二极管20的层33的部分与将要形成二极管15和二极管21的层33的部分隔离。隔离沟槽35和隔离沟槽40都延伸穿过层33和区域29的一部分。隔离沟槽37和隔离沟槽39都延伸穿过层33和衬底25的一部分。在一些实施方案中，隔离沟槽35、隔离沟槽37、隔离沟槽39和隔离沟槽40每个的深度大约相同。在一些实施方案中，隔离沟槽35、隔离沟槽37、隔离沟槽39和隔离沟槽40在制造装置的过程期间每个可大约同时形成。

隔离沟槽38围绕区域29、隔离沟槽35和隔离沟槽40，且可减小区域29和晶粒的剩余部分之间的泄漏。在一些实施方案中，隔离沟槽38、隔离沟槽35和隔离沟槽40的深度大约相同。隔离沟槽38是可选的，且因此装置10的一些实施方案不包括隔离沟槽38。在一些实施方案中，隔离沟槽35、隔离沟槽37、隔离沟槽39、隔离沟槽38和隔离沟槽40在制造装置的过程期间每个可大约同时形成。

沟槽35、沟槽37、沟槽38、沟槽39和沟槽40通常通过从层33的顶面、穿过层33，且延伸到衬底25或区域29的任一个中形成开口而形成。沟槽35、沟槽37、沟槽38、沟槽39和沟槽40诸如通过沿着沟槽的侧壁和底部形成电介质衬垫30和用电介质或用掺杂或未掺杂聚硅填充剩余开口而具有隔离件。本领域技术人员已经熟知形成沟槽35、沟槽37、沟槽38、沟槽39和沟槽40的方法。沟槽35可被形成封闭多边形，其周边具有围封区域29的一部分的开口，因此，沟槽35可被视为多连接域。类似地，沟槽37、沟槽38、沟槽39和沟槽40中的每个可被视为多连接域且可为封闭多边形。沟槽35、沟槽37、沟槽38、沟槽39和沟槽40中的每个可被视为使围封部分和装置10的其它部分之间的电耦合最小化的阻挡结构。

二极管14包括以与衬底25相同的导电性形成在层33的表面上的掺杂区域42。区域42被形成为延伸到层33中且覆盖区域29。区域42可经过定位使得区域42的周边，诸如形成在层33的表面上的周边，完全被沟槽35和(视需要)沟槽38围绕。在一些实施方案中，沟槽35是一个形成在区域42周围的连续沟槽。由于沟槽35延伸穿过层33，所以其减小层33与区域42耦合的量，从而帮助增加电容线性度。

类似地，二极管20包括以与衬底25相同的导电性形成在层33的表面上的掺杂区域48。区域48被形成为延伸到层33中且覆盖区域29。区域48可经过定位使得区域48的周边，诸如形成在层33的表面上的周边，完全被沟槽40和(视需要)沟槽38围绕。在一些实施方案中，沟槽40是一个形成在区域48周围的连续沟槽。由于沟槽40延伸穿过层33，所以其减小层33与区域48耦合的量，从而帮助增加电容线性度。

区域42和区域48的峰值掺杂浓度通常大于层33的峰值掺杂浓度且可大约等于衬底25的峰值掺杂浓度。区域42和区域48通常被形成为从表面延伸不大于约二(2)微米且通常为约十分之一到二(0.1到2)微米的距离到层33中。区域42和层33之间以及还有区域48和层33之间的大差分掺杂浓度和区域42和48的浅深度帮助提供具有非常小的零偏压电容的各自二极管14和二极管20。二极管14和二极管20的这极小零偏压电容帮助形成装置10的小零偏压电容，如前文所示。在一些实施方案中，二极管14、二极管18和二极管20中的每个在零偏压的电容可小于约0.4皮法且二极管14、二极管18和二极管20的等效串联电容形成装置10的不大于约0.2皮法且通常不大于约0.1皮法的电容。

掺杂区域49以与衬底25相反的导电性形成在层33中以形成二极管21。类似地，掺杂区域41以与衬底25相反的导电性形成在层33中以形成二极管15。区域41和区域49形成在层33的表面上且可延伸与区域42和区域48大约相同的距离到层33中。然而，区域41和区域49未覆盖区域29。区域41经过定位使得区域41的周边，诸如在层33的表面上的周边，完全被沟槽37围绕，且区域49经过定位使得区域49的周边，诸如在层33的表面上的周边，完全被沟槽39围绕。沟槽37和沟槽39中的每个通常被形成为一个连续的沟槽。由于沟槽37和沟槽38延伸穿过层33，所以其减小层33与各自区域41和区域49耦合的量，从而帮助减小各自的二极管15和21的电容。在一些实施方案中，区域41和区域49的峰值掺杂浓度大于层33的峰值掺杂浓度且可大约等于衬底25的峰值掺杂浓度。

区域42和区域48一般与区域29隔开帮助最小化二极管15和21的电容的距离。间隔一般是大约二到二十(2到20)微米。层33在区域42和区域29之间且在区域48和区域29之间的部分形成各自的二极管14和二极管20的漂移区域。层33的漂移区域的厚度一般是至少约2微米以便减少寄生晶体管的形成并确保装置10不在穿通操作区域中操作。

图4是装置10的一个实例的放大部分平面图。区域41由隔离沟槽37围封，而区域49由隔离沟槽39围封。隔离沟槽35围封区域42，而隔离沟槽40围封区域48。隔离沟槽38围封区域29、区域42和区域48。

回到图2，可选的掺杂区域44可以与衬底25相反的导电性形成在层33中。区域44通常被形成来覆盖区域29且被定位在区域42和区域48之间，因此，区域44视需要在由沟槽38形成的多连接域内。区域44可延伸与区域42和区域48大约相同的距离到层33中。在一些实施方案中，区域44可省略。装置10可不具有导电性与衬底25相同且被定位在二极管14和区域29之间(因此在区域42和区域29之间)的掺杂区域。

当装置10在相对于端子12的端子11上接收正ESD电压时，二极管14和二极管21被正向偏压且二极管15和二极管20被反向偏压。由于这些耗尽区域，层33中的载流子密度从零偏压状况进一步减小，这帮助进一步减小装置10的电容。装置10在零偏压处的电容一般小于约0.4皮法且装置10的等效串联电容不大于约0.2皮法且可不大于约0.1皮法。

当装置10在相对于端子12的端子11上接收负电压时，二极管20和二极管15被正向偏压且二极管14和二极管21被反向偏压。由于这些耗尽区域，层33中的载流子密度从零偏压状况进一步减小，这帮助进一步减小装置10的电容。应注意对于这两个ESD放电事件，ESD电流是流进且流出衬底25的顶面和层33。ESD电流不流过衬底25的底面，因此，衬底25的底面一般具有浮动电势。

电介质51可形成在层33的表面上。开口一般经形成穿过电介质51而暴露区域41、区域42、区域48和区域49的部分。可将导体52涂敷成与区域41和区域42都电接触。可将导体53涂敷成与区域48和区域49都电接触。导体52和导体53可随后连接到各自的端子11和端子12。由于装置10的ESD电流不流过衬底25的底面，所以导体一般不被涂敷到衬底25。

当静电放电发生时，一般存在在短暂时段内发生的大电压和电流尖峰。一般来说，峰值电流和峰值电压在数纳秒(通常小于二纳秒(2纳秒))时段内发生且可持续仅约一纳秒(1纳秒)。电流通常减小到稳定状态持续另一时间间隔(通常为约二十(20)纳秒)且在另一二十到四十(20到40)纳秒内缓慢减小。电流的峰值可在一到三十安培(1到30安培)之间且峰值电压可在两千和三千伏(2000到3000V)之间。装置10的元件的尺寸和响应时间可被配置为对在峰值电压的时间间隔期间的电压作出响应且传导峰值电流。在端子11和端子12之间的ESD事件期间，二极管14和二极管21中的任一个被串联连接且二极管15和二极管20被串联连接，有效电容是总的串联电容。由于串联电容器产生的电容小于最小的电容，所以低电容确保装置10的电容低至足以使装置10对ESD事件作出响应且在峰值ESD电压和电流之间传导ESD电流。

图5示意性地示出ESD装置55的电路表示的一部分的实施方案，其是图1到图4中描绘的装置10的替代实施方案。装置55的电路图表类似于装置10的电路图表，除装置55包括额外通道以外。通道46与通道16并联且通道47与通道22并联。通道46包括串联连接的P-N二极管75和P-N二极管76，所述二极管具有连接到二极管75和二极管76的共同节点的端子77。而且，通道47包括串联连接的P-N二极管79和P-N二极管80，所述二极管具有连接到二极管79和二极管80的共同节点的端子81。

熟练技术人员在本申请的教导引导下应明白如图1到图4中描绘的装置10可被容易地修改为包括如图5中所描绘的装置55的通道46和通道47。二极管75和二极管79可类似于二极管14和二极管20和相应的区域42和区域48被形成覆盖区域29的掺杂区域。二极管75和二极管79所使用的掺杂区域的每个可在由分别类似于沟槽35和沟槽40的隔离沟槽形成的单独封闭结构(例如，多边形)内。为了形成二极管75和二极管79，区域29可被制成较大，诸如在可与图3所示的页面垂直(或与图4中的页面平行)的方向上延伸。隔离沟槽38可围绕扩展区域29，以及对应于二极管14、二极管20、二极管75和二极管79的区域。或者，类似于区域29的另一区域可形成在衬底25上且电连接到区域29。因此，区域29或类似于区域29的额外区域可将二极管75和二极管79的阴极连接到二极管18的阴极。二极管76和二极管80将形成在层33中且不覆盖区域29。二极管76和二极管80所使用的掺杂区域中的每个可在由类似于沟槽37和沟槽39的隔离沟槽形成的单独封闭结构(例如，多边形)内。因此，二极管76和二极管80的阳极将通过衬底25连接到二极管18的阳极。

图6示出ESD装置60的横截面部分，其作为在图1到图4的描述中说明的装置10的替代实施方案。装置60类似于装置10，除还包括端子19以外。

导体54连接到端子19且提供到区域44的低电阻连接。装置60视需要包括从区域44延伸到区域29的多个导体56。导体56可减小导体54和二极管18的阴极之间的连接的电阻。本领域技术人员在本申请的教导的引导下应明白导体56可提供减小的电阻，而不完全延伸穿过层33到达区域29。在一些实施方案中，导体56可朝区域29延伸与层33的表面相距的距离的至少一半且还可延伸远至接触区域29的距离。导体56可通过制作从表面延伸穿过层33以暴露区域29的一部分的开口而形成。之后，开口以导体填充，诸如掺杂聚硅，以形成导体56。在另一实施方案中，可形成导体56的开口可在侧壁上但非在底面上具有电介衬垫。省略底部上的衬垫有利于与区域29形成电连接。导体56是可选的且因此装置60的一些实施方案不包括从区域44延伸到区域29的导体。

如图6所示，装置60不包括围绕区域29的隔离沟槽38。

导体54还提供到延伸穿过层33进入区域29中的传导区域87的低电阻连接。隔离区域91围绕区域29的一部分且延伸穿过层33且进入区域29的一部分中。隔离沟槽93可围绕含有装置60的整个晶粒以防止装置60泄漏。在一些实施方案中，隔离沟槽91和隔离沟槽93的深度与隔离沟槽37大约相同。隔离沟槽93延伸穿过层33且进入衬底25的一部分中。隔离沟槽93可围绕含有装置60的整个晶粒以防止装置60泄漏。

装置还包括围绕沟槽37且延伸穿过层33并进入区域29的一部分中的隔离沟槽95。在一些实施方案中，隔离沟槽37的深度与隔离沟槽95相同。类似地，隔离沟槽97围绕隔离沟槽39且延伸穿过层33并且进入区域29的一部分中。在一些实施方案中，沟槽97的深度可与沟槽39相同。

装置60可如图5所描绘被容易地修改为包括通道46和通道47。例如，区域29可被制成较大，诸如在将与图6所示的页面垂直的方向上延伸以形成二极管75和79。区域33还可被制成更大以包括二极管76和二极管80。

图7是装置60的一个实例的放大平面图。装置60通常被构造为与如图4所描绘的装置10相同。隔离沟槽93围绕导电区域87、区域41、区域42、区域44、区域48和区域49。导电区域54被布置在区域42和区域48之间，且导电区域54还沿着邻近于沟槽91的晶粒的周边延伸。如所示，装置60不包括围绕隔离沟槽35和隔离沟槽40的隔离沟槽38。然而，在一些实施方案中，装置60可包括如图3到图4中针对装置10所描绘的隔离沟槽38。

图8示出ESD装置110的一个实例的一部分的横截面图。装置110具有类似于图2中的装置10的构造，除装置110包括两个齐纳二极管：齐纳二极管104和齐纳二极管106以外。齐纳二极管104被形成在半导体区域100与半导体衬底25的界面上。齐纳二极管106也被形成在半导体区域102与半导体衬底25的界面上。区域100被隔离沟槽108围绕，而区域102被隔离沟槽109围绕。因此，区域100和区域102被电隔离以形成单独的齐纳二极管。

从全部前述内容中，本领域技术人员可确定根据一个实施方案，ESD装置包括：具有第一导电类型且具有第一掺杂浓度的半导体衬底，半导体衬底具有第一表面和第二表面；具有第二导电类型且在半导体衬底的第一表面上的第一半导体层，其中第一半导体层具有布置在半导体衬底的第一表面和半导体层的第二表面之间的第一表面，且其中第一半导体层具有第二掺杂浓度；具有第二导电类型且定位在第一半导体层的第一部分和半导体衬底的第一表面之间的第一半导体区域，第一半导体区域形成具有半导体衬底的掺杂物的齐纳二极管；第一P-N二极管，其形成在第一半导体层中且覆盖第一半导体区域的第一部分，其中第一P-N二极管在第一隔离沟槽外部；第一隔离沟槽，其从第一半导体层的第二表面延伸到第一半导体区域的一部分中，第一隔离沟槽形成围绕第一P-N二极管和覆盖第一半导体区域的第一半导体层的第二部分的封闭结构；第二P-N二极管，其形成在第一半导体层中且与第一半导体区域侧向移位，其中第二P-N二极管在第一隔离沟槽外部。

从全部前述内容中，本领域技术人员可确定根据一个实施方案，一种制造ESD装置的方法，其包括：提供具有第一导电类型且具有第一掺杂浓度的半导体衬底，半导体衬底具有第一表面和第二表面；在半导体衬底的第一表面上形成具有第二导电类型且具有小于第一掺杂浓度的第二掺杂浓度的第一半导体层，第一半导体层具有布置在半导体衬底的第一表面和半导体层的第二表面之间的第一表面；形成具有第二导电类型且定位在第一半导体层的第一部分和半导体衬底的第一表面之间的第一半导体区域，其中齐纳二极管由第一半导体区域形成；在覆盖第一半导体区域的第一半导体层的第二部分中形成第一掺杂区域，其中第一掺杂区域具有第一导电性，且其中第一掺杂区域和第一半导体层一起形成P-N二极管；在与第一掺杂区域和第一半导体区域侧向移位的第一半导体层的第三部分中形成第二掺杂区域，其中第一掺杂区域具有第二导电性，且其中第二掺杂区域和第一半导体层一起形成P-N二极管；且形成从第一半导体层的第二表面延伸到第一半导体区域的一部分中的第一隔离沟槽，所述第一隔离沟槽具有围绕经过掺杂的第一区域和覆盖第一半导体区域的第一半导体层的第四部分的封闭结构。

项目1.一种ESD装置，其包括：具有第一导电类型且具有第一掺杂浓度的半导体衬底，所述半导体衬底具有第一表面和第二表面；具有第二导电类型且在所述半导体衬底的所述第一表面上的第一半导体层，其中所述第一半导体层具有布置在所述半导体衬底的所述第一表面和所述半导体层的第二表面之间的第一表面，且其中所述第一半导体层具有第二掺杂浓度；具有所述第二导电类型且定位在所述第一半导体层的第一部分和所述半导体衬底的所述第一表面之间的第一半导体区域，所述第一半导体区域以所述半导体衬底的掺杂物形成齐纳二极管；第一P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第一部分；第一隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第一隔离沟槽形成围绕所述第一P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第二部分的封闭结构；和第二P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第二P-N二极管在所述第一隔离沟槽外部。

项目2.根据项目1所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第二隔离沟槽，所述第二隔离沟槽形成围绕所述第二P-N二极管的封闭结构，其中所述第一P-N二极管在所述第二隔离沟槽外部。

项目3.根据项目1所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第三隔离沟槽，所述第三隔离沟槽形成围绕所述第一半导体区域和所述第一P-N二极管的封闭结构。

项目4.根据项目3所述的ESD装置，其中所述第一隔离沟槽的深度大约与所述第三隔离沟槽的深度相同。

项目5.根据项目1所述的ESD装置，其中所述第一掺杂浓度不小于大约1×10¹⁹个原子/立方厘米且所述第二掺杂浓度不大于大约1×10¹⁷个原子/立方厘米。

项目6.根据项目1所述的ESD装置，其还包括形成在所述第一半导体层的表面上且覆盖所述第一半导体区域的第二部分的具有所述第二导电类型的第一掺杂区域，其中所述第一掺杂区域与所述第一P-N二极管侧向分离。

项目7.根据项目6所述的ESD装置，其还包括在所述第一半导体层的所述表面处与所述第一掺杂区域形成电接触的第一导体。

项目8.根据项目7所述的ESD装置，其还包括具有所述第二导电类型的多个导体，所述导体的掺杂浓度大于所述第二掺杂浓度，所述多个导体从所述第一掺杂区域延伸穿过所述第一半导体层到达所述第一半导体区域。

项目9.根据项目8所述的ESD装置，其还包括第二导体和从所述第二导体延伸穿过所述第一半导电层到达所述半导体衬底的具有所述第二导电类型的传导区域，其中所述传导区域的掺杂浓度大于所述第二掺杂浓度，且其中所述第二导体区域在所述第一隔离沟槽外部。

项目10.根据项目9所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底内的所述传导区域的一部分中的第四隔离沟槽，所述第四隔离沟槽形成围绕所述传导区域的一部分的封闭结构，其中所述第一P-N二极管和所述第二P-N二极管在所述第四隔离沟槽外部。

项目11.根据项目10所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第五隔离沟槽，所述第五隔离沟槽形成围绕所述传导区域、所述第一P-N二极管、所述第二P-N二极管和所述第一半导电区域的封闭结构。

项目12.一种形成ESD装置的方法，其包括：

提供具有第一导电类型且具有第一掺杂浓度的半导体衬底，所述半导体衬底具有第一表面和第二表面；

在所述半导体衬底的所述第一表面上形成具有第二导电类型且具有小于所述第一掺杂浓度的第二掺杂浓度的第一半导体层，所述第一半导体层具有布置在所述半导体衬底的所述第一表面和所述半导体层的第二表面之间的第一表面；

形成具有所述第二导电类型且定位在所述第一半导体层的第一部分和所述半导体衬底的所述第一表面之间的第一半导体区域，其中通过所述第一半导体区域形成齐纳二极管；

在覆盖所述第一半导体区域的所述第一半导体层的第二部分中形成第一掺杂区域，其中所述第一掺杂区域具有所述第一导电性，且其中所述第一掺杂区域和所述第一半导体层一起形成P-N二极管；

在与所述第一掺杂区域和所述第一半导体区域侧向移位的所述第一半导体层的第三部分中形成第二掺杂区域，其中所述第一掺杂区域具有所述第二导电性，且其中所述第二掺杂区域和所述第一半导体层一起形成P-N二极管；和

形成第一隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第一隔离沟槽具有围绕所述第一掺杂区域和覆盖所述第一半导体区域的所述第一半导体层的第四部分的封闭结构。

项目13.根据项目12所述的方法，其中所述第一掺杂浓度不小于大约1×10¹⁹个原子/立方厘米且所述第二掺杂浓度不大于大约1×10¹⁷个原子/立方厘米。

项目14.根据项目12所述的方法，其还包括形成第二隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第二隔离沟槽形成围绕所述第二掺杂区域和覆盖所述半导体衬底的所述第一半导体层的第五部分的封闭结构，其中所述第一掺杂区域在所述第二隔离沟槽外部。

项目15.根据项目12所述的方法，其还包括在覆盖所述第一半导体区域的第一部分的所述第一半导体层的表面上形成具有所述第二导电类型的第三掺杂区域，其中所述第三掺杂区域与所述第一掺杂区域侧向分离。

项目16.根据项目15所述的方法，其还包括在所述第一半导体层的所述表面处形成与所述第三掺杂区域电接触的第一导体。

项目17.根据项目16所述的方法，其还包括形成具有所述第二导电类型的多个导体，所述多个导体的掺杂浓度大于所述第二掺杂浓度，所述多个导体从所述第三掺杂区域延伸穿过所述第一半导体层到达所述第一半导体区域。

项目18.根据项目17所述的方法，其还包括形成第二导体和形成具有所述第二导电类型的传导区域，所述传导区域从所述第二导体延伸穿过所述第一半导体层到达所述半导体衬底，其中所述传导区域的掺杂浓度大于所述第二掺杂浓度，且其中所述第二导体区域在所述第一隔离沟槽外部。

项目19.根据项目18所述的方法，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底内的所述传导区域的一部分中的第四隔离沟槽，所述第四隔离沟槽形成围绕所述传导区域的一部分的封闭结构，其中所述第一P-N二极管和所述第二P-N二极管在所述第四隔离沟槽外部。

项目20.一种ESD装置，其包括：具有第一导电类型且具有第一掺杂浓度的半导体衬底，所述半导体衬底具有第一表面和第二表面；具有第二导电类型且在所述半导体衬底的所述第一表面上的第一半导体层，其中所述第一半导体层具有布置在所述半导体衬底的所述第一表面和所述半导体层的第二表面之间的第一表面，且其中所述第一半导体层具有第二掺杂浓度；具有所述第二导电类型且定位在所述第一半导体层的第一部分和所述半导体衬底的所述第一表面之间的第一半导体区域，所述第一半导体区域以所述半导体衬底的掺杂物形成齐纳二极管；第一P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第一部分；第一隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第一隔离沟槽形成围绕所述第一P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第二部分的封闭结构；第二P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第二P-N二极管在所述第一隔离沟槽外部；第二隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第二隔离沟槽形成围绕所述第二P-N二极管的封闭结构，其中所述第一P-N二极管在所述第二隔离沟槽外部；第三P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第二部分，其中所述第三P-N二极管与所述第一P-N二极管侧向移位；第三隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第三隔离沟槽形成围绕所述第三P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第三部分的封闭结构，其中所述第一P-N二极管和所述第二P-N二极管在所述第三隔离沟槽外部；第四P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第四P-N二极管在所述第一隔离沟槽、所述第二隔离沟槽和所述第三隔离沟槽外部；第四隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第四隔离沟槽形成围绕所述第四P-N二极管的封闭结构，其中所述第一P-N二极管、所述第二P-N二极管和所述第三P-N二极管在所述第四隔离沟槽外部；具有所述第二导电类型的第一掺杂区域，其形成在所述第一半导体层的表面上且覆盖所述第一半导体区域的第三部分，其中所述第一掺杂区域与所述第一P-N二极管和所述第三P-N二极管侧向分离；第一导体，其电连接到所述第一掺杂区域；第五隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第五隔离沟槽形成围绕所述第一P-N二极管、所述第二P-N二极管、所述第三P-N二极管和第四P-N二极管的封闭结构；和第六隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第六隔离沟槽形成围绕所述第五隔离沟槽的封闭结构。

鉴于全部上述内容，显然的是公开了一种新颖的装置和方法。除此之外，还包括形成深度减小的隔离沟槽使得两个或更多个端子可共享单个齐纳二极管。此外，公开了可减小组件之间的泄漏的额外隔离沟槽。

虽然本发明的主体以特定优选实施方案和示例性实施方案描述，但是前述图和其描述仅描绘主题的典型实施方案且因此将不被认为限制其范畴，显然的是本领域技术人员将明白许多替代和变动。

Claims

1.一种ESD装置，其包括：

具有第一导电类型且具有第一掺杂浓度的半导体衬底，所述半导体衬底具有第一表面和第二表面；

具有第二导电类型且在所述半导体衬底的所述第一表面上的第一半导体层，其中所述第一半导体层具有布置在所述半导体衬底的所述第一表面和所述半导体层的第二表面之间的第一表面，且其中所述第一半导体层具有第二掺杂浓度；

具有所述第二导电类型且定位在所述第一半导体层的第一部分和所述半导体衬底的所述第一表面之间的第一半导体区域，所述第一半导体区域以所述半导体衬底的掺杂物形成齐纳二极管；

第一P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第一部分；

第一隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第一隔离沟槽形成围绕所述第一P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第二部分的封闭结构；和

第二P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第二P-N二极管在所述第一隔离沟槽外部。

2.根据权利要求1所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第二隔离沟槽，所述第二隔离沟槽形成围绕所述第二P-N二极管的封闭结构，其中所述第一P-N二极管在所述第二隔离沟槽外部。

3.根据权利要求1所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第三隔离沟槽，所述第三隔离沟槽形成围绕所述第一半导体区域和所述第一P-N二极管的封闭结构。

4.根据权利要求1所述的ESD装置，其还包括形成在所述第一半导体层的表面上且覆盖所述第一半导体区域的第二部分的具有所述第二导电类型的第一掺杂区域，其中所述第一掺杂区域与所述第一P-N二极管侧向分离。

5.根据权利要求4所述的ESD装置，其还包括在所述第一半导体层的所述表面处与所述第一掺杂区域形成电接触的第一导体。

6.根据权利要求5所述的ESD装置，其还包括具有所述第二导电类型的多个导体，所述导体的掺杂浓度大于所述第二掺杂浓度，所述多个导体从所述第一掺杂区域延伸穿过所述第一半导体层到达所述第一半导体区域。

7.根据权利要求6所述的ESD装置，其还包括第二导体和从所述第二导体延伸穿过所述第一半导体层到达所述半导体衬底的具有所述第二导电类型的传导区域，其中所述传导区域的掺杂浓度大于所述第二掺杂浓度，且其中所述第二导体区域在所述第一隔离沟槽外部。

8.根据权利要求7所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底内的所述传导区域的一部分中的第四隔离沟槽，所述第四隔离沟槽形成围绕所述传导区域的一部分的封闭结构，其中所述第一P-N二极管和所述第二P-N二极管在所述第四隔离沟槽外部。

9.根据权利要求8所述的ESD装置，其还包括从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中的第五隔离沟槽，所述第五隔离沟槽形成围绕所述传导区域、所述第一P-N二极管、所述第二P-N二极管和所述第一半导体区域的封闭结构。

10.一种ESD装置，其包括：

第一隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第一隔离沟槽形成围绕所述第一P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第二部分的封闭结构；

第二P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第二P-N二极管在所述第一隔离沟槽外部；

第二隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第二隔离沟槽形成围绕所述第二P-N二极管的封闭结构，其中所述第一P-N二极管在所述第二隔离沟槽外部；

第三P-N二极管，其形成在所述第一半导体层中且覆盖所述第一半导体区域的第二部分，其中所述第三P-N二极管与所述第一P-N二极管侧向移位；

第三隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第三隔离沟槽形成围绕所述第三P-N二极管和覆盖所述第一半导体区域的所述第一半导体层的第三部分的封闭结构，其中所述第一P-N二极管和所述第二P-N二极管在所述第三隔离沟槽外部；

第四P-N二极管，其形成在所述第一半导体层中且与所述第一半导体区域侧向移位，其中所述第四P-N二极管在所述第一隔离沟槽、所述第二隔离沟槽和所述第三隔离沟槽外部；

第四隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第四隔离沟槽形成围绕所述第四P-N二极管的封闭结构，其中所述第一P-N二极管、所述第二P-N二极管和所述第三P-N二极管在所述第四隔离沟槽外部；

具有所述第二导电类型的第一掺杂区域，其形成在所述第一半导体层的表面上且覆盖所述第一半导体区域的第三部分，其中所述第一掺杂区域与所述第一P-N二极管和所述第三P-N二极管侧向分离；

第一导体，其电连接到所述第一掺杂区域；

第五隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述第一半导体区域的一部分中，所述第五隔离沟槽形成围绕所述第一P-N二极管、所述第二P-N二极管、所述第三P-N二极管和第四P-N二极管的封闭结构；和

第六隔离沟槽，其从所述第一半导体层的所述第二表面延伸到所述半导体衬底的一部分中，所述第六隔离沟槽形成围绕所述第五隔离沟槽的封闭结构。