CN101626020A - 低钳位电压esd装置及其方法 - Google Patents

Abstract

本发明涉及低钳位电压ESD装置及其方法。在一个实施方式中，将ESD装置构造成包含齐纳二极管及P－N二极管并构造成具有导体，该导体在齐纳二极管与P－N二极管之间提供电流路径。

Description

低钳位电压ESD装置及其方法

相关申请的交叉引用

本申请与以下申请相关：2008年8月21日在中国提出的名称为“形成低电容ESD装置及其结构的方法”，申请号为200810214224.7，代理人案号为ONS00989，共同受让人及发明人为Keena等人。本申请与以下申请相关：8/26/2008在中国提出的名称为“多通道ESD装置及其方法”，申请号为200810214420.4，案号为ONS01014，共同受让人及发明人为Salih等人。

技术领域

本发明一般涉及电子学，且更具体而言，涉及形成半导体装置及结构的方法。

背景技术

在过去，半导体工业利用各种方法及结构来形成静电放电(ESD)保护装置。根据一个国际标准，通常称为IEC61000-4-2(等级2)(IEC地址为瑞士日内瓦(3，rue de Varembé，1211Genève 20，Switzerland))的国际电工委员会(IEC)标准，对于ESD事件，峰电压可介于2000与3000伏(2000-3000v)之间并且可在几纳秒(通常小于2纳秒(2nsec))的时间内发生，并且可持续仅约1纳秒(1nsec)。ESD装置应在约1纳秒内响应ESD事件。IEC标准IEC61000-4-5将电涌事件称为具有约8微秒的上升时间及约20微秒的下落时间的约10至20安培的电流。在电涌事件期间，希望将穿过装置的电压降限制在最低值。

一些先前的ESD装置使用齐纳二极管及P-N结二极管来尝试提供ESD保护。一般而言，先前的ESD装置需要在低电容和具有锐击穿电压特性之间作权衡。锐击穿电压特性是为ESD装置提供低钳位电压所需要的。在多数情况下，装置结构具有高电容，通常大于约1至6(1-6)皮法拉。该高电容限制了ESD装置的响应时间。此外，该装置在电涌事件期间具有大于所期望值的钳位电压。

一些先前的ESD装置以穿通模式运转，这要求装置具有极薄且准确控制的外延层(通常小于约2微米的厚度)，并且要求外延层低掺杂。此类结构通常使其难以准确地控制ESD装置的钳位电压，且尤其难以控制低钳位电压，诸如小于约10伏(10v)的电压。此种ESD装置的一实例公开于美国专利第5,880,511号中，该专利于1999年3月9日授予Bin Yu等人。另一ESD装置在与下方外延层的界面处利用垂直型MOS电晶体的主体区域来形成齐纳二极管。用于ESD装置的掺杂分布及深度导致了高电容及缓慢响应时间(slow responsetime)。此外，在薄层内很难控制轻微掺杂水平，这使得难以控制ESD装置的击穿电压。此ESD装置的实例公开于发明人为Madhur Bobde的美国专利公开号为第2007/0073807号中，其公布于2007年3月29日。

因此，期望具有一种静电放电(ESD)装置，其在电涌事件期间具有低钳位电压；具有低电容；具有快速响应时间；在电涌事件期间具有良好的受控钳位电压；制造中易于控制；并且具有能够控制在低电压至高电压的电压范围内的钳位电压。

附图说明

图1示意性示出了根据本发明的静电放电(ESD)保护装置的一部分电路表示的实施方式；

图2示出了根据本发明的图1的ESD装置的一部分实施方式的放大剖面图；

图3示出了根据本发明的图2的ESD装置的一部分实施方式的放大平面图；

图4为示出了根据本发明的图1-图3的ESD装置的一些载流子浓度的曲线图；

图5示意性示出了根据本发明的另一静电放电(ESD)保护装置的一部分电路表示的实施方式；

图6示出了根据本发明的图5的ESD装置的一部分实施方式的放大剖面图；

图7为示出了根据本发明的图5及图6的ESD装置的一些载流子浓度的图；

图8示意性示出了根据本发明的又一静电放电(ESD)保护装置的一部分电路表示的实施方式；及

图9示出了根据本发明的图8的ESD装置的实施方式的放大剖面部分；

图10示出了根据本发明的图8及图9的一部分实施方式的放大平面图；及

图11示出了根据本发明的图8-图10的ESD装置的一部分替代实施方式的放大平面图。

为简化并阐明附图，图中的元件不一定成比例，且不同图中的相同标号代表相同元件。此外，省略了熟知步骤及元件的描述及细节以简化描述。如本文所用载流电极意指携带电流穿过装置的装置元件，如MOS电晶体的源极或漏极、或双极电晶体的发射器或集电器、或二极管的阴极或阳极；控制电极意指控制电流穿过装置的装置元件，诸如MOS电晶体的闸极或双极电晶体的基极。尽管本文将装置解释为某种N-通道或P-通道装置；或某些N-型或P-型掺杂区域，所属领域普通技术人员应理解根据本发明补充装置也是可能的。所属领域技术人员应理解本文所用的词语“期间”、“在”、“当”并非指动作在启动动作之后立即发生的准确术语，而可能有小但合理的延迟，如在由启动动作启动的反应之间的传输延迟。词语“约”或“基本上”的使用意指元件的值具有期望极接近所述值或位置的参数。然而，如本领域所熟知的，通常会有小的变化阻止该值或位置严格等于所述值或位置。本领域已经确定多达约百分之十(10％)(且对于半导体掺杂浓度多达百分之二十(20％))被认为是严格等于所述理想值的合理变化。为简化附图，装置结构的掺杂区域图示为具有通常的直线边缘及精确的角度边角。然而，所属领域技术人员了解由于掺杂物的扩散及活化，掺杂区域的边缘通常可不为直线且边角可不为精确的角度。

具体实施方式

图1示意性示出了一部分静电放电(ESD)保护装置或ESD装置100的实施方式的电路表示(circuit representation)，该静电放电保护装置或ESD装置100除具有极低电容外，还具有极低的钳位电压。装置100包括第一端子111及第二端子117两个端子，并且被构造成在端子111与117之间提供电涌保护及ESD保护。端子111通常为输入端子且端子117通常连接至公共参考电位(commonreference potential)，诸如使用装置100的系统的地电位。端子111通常连接至欲受装置100保护的另一电子元件(未出示)。装置100被构造成在电涌事件期间端子111与117之间具有极低钳位电压并且具有低电容。低电容有助于为装置100提供快速响应时间。为有助于在电涌事件期间提供极低的钳位电压，装置100被形成为具有在端子111与117之间所形成的低阻传导路径。此外，所形成的装置100具有锐膝点电压或锐击穿电压特性，其有助于准确控制钳位电压的值。装置100包括第一二极管114，该第一二极管114具有连接至端子111的阳极。装置100还包括齐纳二极管118，该齐纳二极管118具有连接至端子117的阳极以及连接至二极管114的阴极的阴极。

若在端子111上接收到电涌事件或静电放电(ESD)事件，则会迫使端子111相对于端子117具有正电压。正电压朝向偏压二极管114。当端子111与117之间的电压达到装置100的正阈值电压(二极管114的正向电压加上二极管118的齐纳电压)时，正电流(Ip)自端子111穿过二极管114流向二极管118，并穿过二极管118流向端子117。装置100钳制在端子111与117之间所形成的最大电压，因此钳位电压——约为二极管118的齐纳电压加上二极管114的正向电压加上穿过端子111与117之间的传导路径的电压降。所形成的装置100能最小化传导路径中的电阻，从而降低钳位电压的值。

在正常运转下，装置100藉由(诸如)施加约1伏(1V)至端子111并施加地面参考电压至端子117来将装置100偏压至正常运转电压，如介于约1伏(1V)与约二极管118的齐纳电压之间的电压。由于下文所述的装置100的特性，当端子111与117之间的电压随此正常运转电压的变化时，装置100的电容保持较低。然而，ESD装置的电容通常由对装置施加的零电压来确定。此零电压条件通常指零偏压条件。如将进一步由下文所看出，在此零偏压条件下，下文所述的装置100的低电容特征形成了二极管114的极低电容值。

图2示出了ESD装置100的一部分实施方式的放大剖面图。二极管114及118由箭头以一般方式标出。二极管114与118形成于半导体衬底25之上。半导体层33藉由(诸如)外延生长形成于衬底25之上，并且层33的一部分可作用二极管14的漂移区。端子117通常藉由在衬底25的底面上形成导体50(诸如金属)并且提供由导体50至端子117的连接而形成。

图3示出了形成导体152及绝缘体51之前，ESD装置100的一部分的放大平面图。装置100的区域29(图2)在图3中由虚线示出，因为其在图2中所示的层33的部分之下。图2为横过剖面线2-2的图。

图4为示出了装置100的优选实施方式的载流子浓度分布的曲线图。横坐标表示由层33表面进入装置100的深度，且纵坐标表示载流子浓度的增加值。曲线168示出了由施加在端子111与117之间的零偏压所产生的装置100的载流子浓度。此描述参考图1-图4。

半导体区域29在形成层33的掺杂物与衬底25的掺杂物的界面附近形成以形成二极管118。在优选实施方式中，衬底25以P-型导电性形成，其具有不低于约1×10¹⁹个原子/cm³，且优选地介于约1×10¹⁹与1×10²¹个原子/cm³之间的掺杂浓度。在此优选实施方式中，半导体区域29形成为N-型区域，其具有不低于约1×10¹⁹个原子/cm³，且优选地介于约1×10¹⁹与1×10²¹个原子/cm³之间的峰掺杂浓度。此外，区域29的厚度通常低于1微米，且优选地介于约1至3(1-3)微米之间。由于区域29的小的厚度以及区域29及衬底25的高掺杂浓度，当在端子111与117之间形成正电压时，该电压将载流子浓度限定在区域29内的小且高密度的区域，并且接近于衬底25的界面。此载流子及掺杂物的高浓度给齐纳二极管118提供了具有极锐跃迁或膝点，并容许极准确地控制二极管118的击穿电压或齐纳电压。二极管118的击穿电压或齐纳电压可藉由改变区域29及/或衬底25的载流子浓度或载流子分布来调节。这使得能够精确控制用于特定应用的击穿电压，诸如用于5伏或12伏或24伏(5V、12V、24V)击穿电压的应用。

所形成的层33优选地具有较低的峰掺杂浓度，该浓度至少低于区域29的掺杂浓度一个数量级，并且通常介于约1×10¹³与1×10¹⁷个原子/cm³之间。层33与区域29可藉由所属领域技术人员所熟知的各种方法形成于衬底25之上。举例而言，薄N-型外延层(未示出)可形成于衬底25之上作为层33的第一部分。可掺杂此第一部分以形成区域29。此后可形成层33的剩余部分。

二极管114包括形成于层33表面上导电性与衬底25相同的掺杂区域。所形成的区域142延伸进层33内并覆盖区域29。导体95，且优选地多个导体95在接近区域142处形成，以自层33的表面延伸穿过层33，并与区域29相交。如图3所示出，导体95优选地形成为具有近端，该近端接近区域142并横向延伸穿过覆盖区域29的层33的一部分。导体95的远端通常远离区域142，且优选地接近区域29的周边。导体95的近端通常与区域142隔开距离96，该距离96优选地不大于层33的厚度34。厚度34在区域29与层33的表面之间测量。厚度34藉由一距离将区域142与区域29隔开，该距离有助于最小化二极管114的电容。在区域142与29之间的层33的部分形成二极管114的漂移区。厚度34通常为约2至20(2-20)微米且优选地为约7(7)微米，厚度34通常为至少约2微米，以将装置100的电容最小化、降低寄生电晶体的形成、并确保装置100不在穿通运转区域内运转。距离96优选地不大于厚度34，且在一实施方式中，小于7(7)微米。导体95通常藉由使开口由表面延伸穿过层33以暴露一部分区域29来形成。然后，用导体(如掺杂多晶硅)填充开口以形成导体95。若导体95由掺杂半导体材料形成，则材料具有与层33相同的导电性。用于形成导体95的材料的电阻系数低于层33的材料的电阻系数，并且通常显著低于层33的材料的电阻系数。在优选实施方式中，导体95由N-型掺杂多晶硅形成，该N-型掺杂多晶硅的掺杂浓度不低于约1×10¹⁹个原子/cm³且优选地介于约1×10¹⁹与1×10²¹个原子/cm³之间。

在电涌事件期间，电流Ip从端子111穿过形成于区域142与层33之间的P-N结流进入层33的漂移区。层33的较低掺杂浓度有助于降低装置100的电容，但其也会形成由二极管114至二极管118的较高阻传导路径。导体95的低电阻系数形成低阻传导路径，该路径容许电流由层33流入导体95并到达区域29。导体95的较低电阻系数最小化端子111与117之间的传导路径中的电阻，并形成较电流穿过层33的较高电阻流动而形成的电压降更低的电压降。若距离96显著大于厚度34，则由区域142至导体95的路径将形成大于厚度34的距离的电阻，因此电流将不会流过导体95。所属领域技术人员将了解距离96可大于厚度34并仍提供较低的电阻。据信距离96可大于厚度34多达百分之五十(50％)并仍提供略低的电阻，尽管形成不大于厚度34的距离96在降低电阻方面更为有效。使距离96小于厚度34有助于形成低阻传导路径。使用如图3所示出的多个导体95能形成多个平行的低阻传导路径，其有助于传导大电流。因此，导体95在电涌事件期间藉由以下来降低装置100的钳位电压：降低装置100的传导路径中的电压降，从而降低穿过装置100的电压降，因而降低装置100的钳位电压。在优选实施方式中，由导体95所形成的传导路径的电阻小于约0.1欧姆，且在电涌事件期间的所得电压降通常小于约2伏(2V)。据信此低电阻传导路径的电阻系数为先前技术的装置电阻系数的约十分之一(0.1)。

可形成可选的隔离槽135以隔离部分层33，其中二极管114与导体95由层33的其它部分形成。优选实施方式中省略了槽135。在一些情况下，槽135藉由降低层33接近区域142的量来降低二极管114的电容。槽135通常藉由制造从层33的顶面穿过层33并延伸至衬底25内的开口来形成。槽135还可穿过区域29一段距离延伸至衬底25内以阻止横向穿过区域29的传导。槽135藉由(诸如)沿槽135的侧壁及底部形成绝缘衬层130并用绝缘体或用掺杂或非掺杂多晶硅填充开口的剩余部分而提供隔离。可供选择地，绝缘衬层130可沿槽135的侧壁而不沿底部形成，并且可用绝缘体或具有衬底25的导电性及掺杂的材料填充开口的剩余部分。加衬的侧壁能防止槽135与层33之间形成P-N结，因为此结会增加装置100的电容。形成槽135的方法已为所属领域技术人员所熟知。槽135优选形成为具有外周的封闭多角形，其环绕一部分层33，因此槽135可被认为是多联通域。优选地，槽135为一个连续槽，其形成以环绕区域142及导体95。

区域142的峰掺杂浓度通常大于层33的峰掺杂浓度，且优选地约等于衬底25的峰掺杂浓度。所形成的区域142通常由表面延伸至层33内一段不大于约二(2)微米且优选约十分之一至2(0.1-2)微米的距离。区域142与层33之间的大差异的掺杂浓度以及区域142的浅层深度有助于提供具有极小的零偏压电容的二极管114。此二极管114的极小零偏压电容有助于形成装置100的小零偏压电容，如上文所述。零偏压下装置100的电容通常小于约0.4皮法拉且优选不大于约0.2皮法拉。

随后，绝缘体151可形成于层33表面上。通常穿过绝缘体151形成开口以暴露部分区域141。可涂覆导体152以形成与区域142的电接触。导体152通常随后连接至端子111。

参考图2与图3，靠近的导体95通向区域142，因此流过导体95而非层33的电流Ip越多，则传导路径的电阻越低且装置100的钳位电压越低。因此降低距离96能进一步降低传导路径的电阻，从而降低装置100的钳位电压而不实质上增加电容。据信低电容与低钳位电压之间的最合适平衡对于距离96而言仅小于厚度34。导体95甚至可形成为与区域142相交，如在图2中标为94的虚线所示。形成与区域142相交的导体95能最小化流过导体95的电流Ip的量，因而最小化传导电阻并最小化钳位电压。图3中的虚线94示出了延伸至与区域142相交的导体95。所属领域技术人员应了解在导体95与区域142相交的情况下，区域142与各导体95之间形成P-N结。此P-N结不影响装置100的运转或极低的低钳位电压。形成与区域142相交的导体95可增加装置100的电容。对于导体95与区域142相交的实施方式，很重要的是绝缘体51覆盖导体95(虚线94)并且将其与导体152电隔离。

可选择地，导体格栅97(图3)可为形成的交叉导体95。格栅97的一实例由箭头以一般方式示出。格栅97通常包括导体98，且优选地包括多个导体98，所形成的导体98类似于导体95，不同之处为导体98形成为与多个导体95相交以将至少一部分导体95互连在一起。而且，可形成与至少一部分导体98相交的可选导体99以将一部分导体98互连在一起。导体98与99以类似于导体95的方式形成。在一个实施方式中，形成环绕区域142并与导体95垂直相交的导体98。在此实施方式中，形成的导体99垂直于导体98。导体98与99进一步增加电流穿过装置100的传导路径，从而进一步降低装置100的传导路径中的电阻。所属领域技术人员应了解导体98与99可具有其它几何构造，只要其进一步增加穿过装置100的传导路径以便传导路径与导体95电平行即可。尽管导体95图示为直线原件，所属领域技术人员应了解导体95可具有任何形状，只要其降低装置100的电阻，增加穿过装置100的平行传导路径数量并降低装置100的钳位电压即可。

参考图5，导体95可用于各种ESD装置构造以降低其钳位电压——包括多通道ESD装置。图5示意性示出了一部分ESD装置10的实施方式的电路表示，该ESD装置10为图1-图4的描述中所解释的装置100的可供选择的实施方式。形成的装置10具有极低的钳位电压及低电容。装置10包括两个输入/输出(I/O)端子，即第一端子11与第二端子12，并且被构造成提供端子11与端子12之间的双向ESD保护。端子11与12的任一个可为输入端子或输出端子。输出端子通常连接至欲被装置10保护的另一原件(未示出)。举例而言，端子12可用作输出端子并连接至稳压电源(如5V电源)的高边。装置10被构造成在端子11与12之间具有极低钳位电压与低电容。此外，形成的装置10具有锐膝点或锐击穿电压特性，其有助于准确控制钳位电压的值。低电容有助于提供具有快速响应时间的装置10。为有助于在电涌事件期间提供极低的钳位电压，装置10形成为具有形成于端子11与12之间的低阻传导路径。装置10包括多个导向二极管通道，该通道包括第一导向二极管通道16及第二导向二极管通道22。通道16包括第一导向二极管14，该第一导向二极管14具有一般连接至端子11并连接至第二导向二极管15的阴极的阳极。通道22包括第三导向二极管20，该第三导向二极管20具有一般连接至端子12并连接至第四导向二极管21的阴极的阳极。二极管14、15、20、及21形成为具有低电容的P-N结二极管。齐纳二极管18与通道16与22各自平行相连。二极管18具有连接至二极管15及21的阳极的阳极，及连接至二极管14及20的阴极的阴极。

若端子11接收到正电涌事件或ESD事件，则会使端子11相对于端子12具有正电压。正电压朝向偏压二极管14及21，且背向偏压二极管18以及二极管15及20。随着端子11与12之间的电压达到装置10的正阈值电压(二极管14及21的正向电压加上二极管18的齐纳电压)，正电流(Ip)自端子11穿过二极管14流向二极管18，并穿过二极管18及21流向端子12。装置10在端子11与12之间形成钳位电压，该钳位电压约为二极管18的齐纳电压加上二极管14及21的正向电压加上跨过端子11与12之间传导路径电阻的电压降。若端子11接收到负电涌事件或ESD事件，则会使端子11相对于端子12具有负电压。负电压朝向偏压二极管20及15，且背向偏压二极管18以及二极管14及21。随着端子11与12之间的电压达到装置10的负阈值电压(二极管20与15的正向电压加上二极管18的齐纳电压)，负电流(Ip)自端子12穿过二极管20流向二极管18，并穿过二极管18及15流向端子11。二极管18的锐膝点使装置10快速将端子11与12之间的钳位电压形成为二极管18的齐纳电压加上二极管15与20的正向电压加上跨过端子11与12之间传导路径电阻的电压降。

在正常运转下，装置10藉由(例如)施加约1伏(1V)至端子11并施加地面参考电压至端子12来将装置10偏压至正常运转电压，诸如介于约1伏(1V)与二极管18的齐纳电压之间的电压。由于下文所述的装置10的特性，随着端子11与12之间的电压随此正常运转电压的变化，装置10的电容保持较低。然而ESD装置的电容通常由对装置施加的零电压来确定。此零电压条件通常指零偏压条件。如将进一步由下文所看出，在此零偏压条件下，下文所述的装置10的低电容特征形成了二极管14、15、20、及21的极低电容值。由于在端子11与12之间有两条平行路径，各路径的电容值为各路径中电容的加和结果。第一路径包括串联的二极管14、18及21的电容。由于串联电容器的电容小于最小电容器的电容，因此第一路径的电容小于二极管14、18、或21任一的电容。所形成的装置10能使二极管14与21的零偏压电容极小，如由下文所进一步看出。类似地，包括二极管20、18及15的第二路径的电容也极低。两条路径的总加和值形成了装置10的小零偏压电容。

图6图示出装置10的一部分实施方式的放大剖面图。二极管14、15、20、21、及18由箭头以一般方式标出。二极管14、15、20、21、及18形成于半导体衬底25之上。

图7为示出了装置10的较佳实施方式的零偏压载流子浓度分布的图。横坐标表示由层33表面进入装置10的深度，且纵坐标表示载流子浓度的增加值。曲线68示出了由施加在端子111至117的正偏压(诸如藉由正ESD事件)所产生的装置10的载流子浓度。曲线68类似于图4中所示出的曲线168。此描述参考图6及图7。

半导体区域29接近形成层33的掺杂物与衬底25的掺杂物的界面形成以形成二极管18。层33如上文所解释而形成。随后，可形成隔离槽35、37、及39以隔离部分层33，其中二极管14与20将由将形成二极管15与21之处的层33部分形成。槽35、37、及39通常藉由制造自层33顶面穿过层33并延伸至衬底25内的开口来形成。槽35还可穿过区域29一段距离延伸至衬底25内以阻止横向穿过二极管18与二极管15或21任一者之间的区域29的传导。槽35、37、及39藉由(例如)沿槽35、37、及39的侧壁及底部形成绝缘衬层30并用绝缘体或掺杂或非掺杂多晶硅填充剩余部分开口而具有隔离。可供选择地，绝缘衬层30可沿槽35、37、及39的侧壁而不沿底部形成，并且可用绝缘体或具有衬底25的导电性及掺杂的材料填充开口的剩余部分。形成槽35、37、及39的方法已为所属领域技术人员所熟知。由于槽35延伸穿过区域29，其降低了对准公差并使得容易可靠地生产装置10。槽35优选形成为具有外周的封闭多角形，其具有环绕一部分层33的开口，因此槽35可被认为是多联通域。类似地，每个槽37与39可被认为是多联通域。每个槽35、37、及39可视为将装置10的环绕部分与其它部分之间的电偶联最小化的阻断结构。

二极管14包括形成于层33表面上具有与衬底25相同的导电性的掺杂区域42。区域42类似于图1-图4的描述中所解释的区域142。类似地，二极管20包括形成于层33表面上具有与衬底25相同的导电性的掺杂区域48。区域48类似于区域42。所形成的区域42及48延伸至层33内并覆盖区域29。区域42及48通常藉由一距离与区域29隔开，该距离有助于最小化二极管15及21的电容。间隔通常为约2至20(2-20)微米。区域42与29之间以及区域48与29之间的层33部分分别形成二极管14与20的漂移区。层33的厚度34通常为至少约2微米以降低寄生电晶体的形成，并且确保装置10不在穿通运转区域内运转。

形成两组导体95，其中一组接近区域42且另一组接近区域48。导体95形成以由层33的表面穿过层33延伸并与区域29相交。参考图3及图6，两组导体95优选形成为具有近端，该近端接近关联区域42及48并横向穿过层33覆盖区域29延伸。两组导体95的远端优选远离关联区域42及48。两组导体95的近端通常藉由距离96与关联区域42及48隔开。区域29与区域42的层33部分形成二极管14及20的漂移区。接近区域42的导体组的导体95降低区域42至区域29的传导路径的电阻，从而降低二极管14与18之间的电阻，且接近区域48的导体组的导体95降低区域48至区域29的传导路径的电阻，从而降低二极管20与18之间的电阻。

区域42及48与导体95通常设置为完全由槽35环绕。优选地，槽35为一个连续槽。由于槽35延伸穿过层33，其降低层33接近区域42及48的量，从而有助于降低二极管14及20的电容。区域42及48的峰掺杂浓度通常大于层33的峰掺杂浓度，且优选约等于衬底25的峰掺杂浓度。所形成的区域42及48通常由表面延伸至层33内一段不大于约二(2)微米且优选约十分之一至2(0.1-2)微米的距离。区域42与层33之间以及区域48与层33之间大差异的掺杂浓度以及区域42及48的浅层深度有助于为二极管14及20分别提供极小的零偏压电容。此二极管14及20的极小零偏压电容有助于形成装置10的小零偏压电容，如下文所述。零偏压下二极管14、18、及20各自的电容小于约0.4皮法拉且形成装置10的电容的二极管14、18、及20的等价串联电容为约0.2皮法拉且优选不大于约0.01皮法拉。

在层33内形成具有与衬底25相反导电性的掺杂区域49以形成二极管21。类似地，在层33内形成具有与衬底25相反导电性的掺杂区域41以形成二极管15。区域41及49形成于层33表面上，且优选延伸至层33内与区域42及48大约相同的距离。然而区域41及49不覆盖区域29。设置区域41使得区域41的周边(诸如在层33表面的周边)完全由槽37环绕，且设置区域49使得区域49的周边(如在层33表面的周边)完全由槽39环绕。槽37及39各自优选形成为一个连续槽。由于槽37及38延伸穿过层33，它们限制了接近各自区域41及49的层33的量，从而有助于降低各自二极管15及21的电容。在优选实施方式中，区域41及49具有大于层33的峰掺杂浓度且优选约等于衬底25的峰掺杂浓度的峰掺杂浓度。

可在层33内形成具有与衬底25相反导电性的可选的掺杂区域44。区域44通常覆盖区域29形成且设置在与区域42及48相连的导体95之间，因此，区域44在槽35所形成的多联通域内。区域44优选延伸至层33内与区域42及48大约相同的距离。区域44用作通道阻绝层，其有助于防止在二极管14与20之间的层33的表面附近形成反转通道。此外，区域44与33之间的高差异的掺杂浓度有助于防止在区域42、层33与区域48之间的寄生双极电晶体的形成。在差异掺杂浓度不形成此寄生双极电晶体的一些实施方式中，可省去区域44。如可看出，装置10通常缺乏导电性与衬底25相同并且设置在二极管14与区域29之间，因此在区域42与29之间的掺杂区域。

随后，绝缘体51可形成于层33的表面上。开口通常穿过绝缘体51形成以暴露部分区域41、42、48及49。可涂覆导体52以形成与区域41及42二者的电接触。可涂覆导体53以形成与区域48及49二者的电接触。随后，导体52及53通常分别与端子11及12相连。由于装置10的ESD电流不穿过衬底25的底面，所以通常导体不涂覆于其上。

当装置10在端子11上接收到相对于端子12的正电涌事件或正ESD事件时，二极管14及21正向偏压且二极管15及20反向偏压。由于损耗区域的原因，层33的载流子密度进一步自零偏压条件(曲线68)降低，这有助于进一步降低装置10的电容。装置10在零偏压下的电容通常低于约0.4皮法拉且装置10的等价串联电容为约0.2皮法拉且优选不大于约0.1皮法拉。

当装置10在端子11上接收到相对于端子12的负电压时，二极管20及15正向偏压且二极管14及21反向偏压。由于损耗区域的原因，层33的载流子密度进一步自零偏压条件降低，这有助于进一步降低装置10的电容。注意对于两种ESD放电事件，ESD电流均进入衬底25的顶面与层33并出来。ESD电流不流穿衬底25的底面，因此，衬底25的底面通常具有浮动电位。

在另一实施方式中，装置10还包括第三端子17(在图5中由虚线示出)。在使用装置10的此实施方式的多数应用中，端子17将与使用装置10的系统的地面参考电位相连。此三个端子的构造为在端子11或12的任一上接收到大电压提供端子11与12之间、端子11与17之间、以及端子12与17之间的保护。再参考图6，端子17藉由在衬底25的底面上形成导体50(由虚线示出)(如金属)，并提供由导体50至端子17的连接而形成。

当发生静电放电时，在一短暂的时间内通常产生大电压及电流峰。一般而言，峰电流及峰电压在若干纳秒的时间内产生，通常小于2纳秒(2nsec.)且仅可持续约1纳秒(1nsec)。电流通常在约二十(20)纳秒的另一时间段内增至平台期并在又一20至40(20-40)纳秒缓慢降低。电流的峰值可介于1至30安培(1-30apms)之间，且峰电压可介于2000与3000伏(2000-3000V)之间。装置10的原件的大小及响应时间优选构造成响应峰电压的时间段期间的电压并传导峰电流。在端子11与12之间的ESD事件期间，二极管14与21串联或者二极管15与20串联，有效电容为总串联电容。由于串联电容器产生小于最小电容的电容，因此低电容确保了装置10的电容低至足以使装置10在峰ESD电压及电流期间响应ESD事件并传导ESD电流。对瞬时ESD事件的响应还取决于ESD装置以及安装ESD装置的电路/系统的寄生电阻及电感。

图8示意性示出了ESD装置55的一部分电路表示的实施方式，该ESD装置55为图5-图7的描述中所述的装置10的可供选择的实施方式。装置55的电路示意图类似于装置10的电路示意图，不同之处在于装置55包括端子17并具有连接至二极管18的阴极的第四端子58。此外，所属领域技术人员将了解装置55以及装置10可包括其它通道，如与通道16平行的另一通道46及与通道22平行的另一通道47。通道46包括串联的P-N二极管75及76，其具有连接至二极管75与76的公共结点的端子77。同样，通道47包括串联的P-N二极管79及80，其具有连接至二极管79与80的公共结点的端子81。在使用装置55的应用中，端子58通常连接至电源的电压轨且端子17连接至公共参考电位。端子11及12为穿过端子11及12的信号提供ESD保护。

图9示出了装置55的一部分实施方式的放大剖面图。装置55的剖面类似于装置10的剖面，不同之处在于装置55包括连接至端子58的导体54，且还包括导体62及64。对于图5中所示出的实施方式，区域44不为可选的且用于为导体54提供与层33的低阻电连接。低阻电连接有利于将端子58连接至二极管18的阴极。

希望形成二极管14及20以具有实质上相等的电容值。在一些情况下，弱反转层可接近层33表面在区域44与48之间及区域44与42之间形成。此反转层可影响二极管14及20的电容。导体62及64有助于最小化二极管14及20的电容值中的紊乱以使值更匹配。导体62及64的每个可视为将装置10的环绕部分与其它部分之间的电偶联最小化的阻断结构。所形成的导体62自层33表面穿过层33延伸并与区域29相交。导体62的周边通常形成环绕层33的一部分的闭合多角形。区域48及与区域48相连的导体95设置在层33被导体62环绕的部分内。导体62通常设置得比导体95更远离区域48。所形成的导体64也自层33表面穿过层33延伸并与区域29相交。导体64的外周通常形成环绕层33的另一部分的闭合多角形。区域42及与区域42相连的导体95设置在层33被导体64环绕的部分内。导体62通常设置得比导体95更远离区域48以防止增加区域42的电容及因此所致的二极管14的电容。可认为导体62及64的每个都为多联通域。导体62及64通常藉由制造自表面穿过层33延伸的开口以暴露一部分区域29来形成。然后，用导体(如掺杂多晶硅)填充开口以形成导体62及64。在使用掺杂半导体材料的情况下，材料具有与层33相同的导电性以防止形成层33与导体62或64任一之间的P-N结，因为此结可增加装置55的电容。

在另一实施方式中，所形成的其中形成导体62及64的开口可具有绝缘衬层，该绝缘衬层在侧壁上但不再底面上。省去底面上的衬层有利于形成与区域29的电连接。在叉一实施方式中，导体62及64可用隔离槽(如槽35)来代替。然而，此隔离槽将延伸至区域29的表面但不延伸穿过区域29，以容许穿过区域29传导。所属领域技术人员应了解导体62及64可添加至图5及图6的装置10上。

尽管P-N二极管75、76、79、及80未在图9中示出，所属领域技术人员应了解二极管75及79应形成为覆盖区域29的掺杂区域，分别类似于二极管14及20并对应区域42及48。二极管75及79的掺杂区域通常被槽35环绕。为形成二极管75及79，区域29可制得较大，如在垂直于图5中所示的纸面方向延伸。可供选择地，可在衬底25上形成类似于区域29的另一区域并将其与区域29电连接。因此，区域29或类似于区域29的其它区域将电连接二极管75及79的阴极与二极管18的阴极。二极管76及80形成于层33内并且不覆盖区域29。用于二极管76及80的掺杂区域应在由类似于槽37或39任一的槽所形成的闭合多角形内。因此，二极管76及80的阳极将由衬底25连接至二极管18的阳极。

在另一可供选择的实施方式中，可形成自区域44穿过层33延伸并与区域29相交的多个导体56。由于导体56为可选的，其在图9中由虚线示出。导体56降低了导体54与二极管18的阴极间的连接的电阻。所属领域技术人员应了解导体56可提供降低的电阻而不完全穿过层33至29。一般而言，导体56应延伸层33表面向区域29的距离的至少一半且可进一步延伸长达接触区域29的距离。导体56通常以类似于导体62及64的方式形成。所属领域技术人员应了解导体62及64可自装置55省去。

图10示出了装置55的一部分实施方式的放大平面图。图10示出了形成导体52、53、及54之前的装置55以便可以看到装置55的布局。图10示出了环绕区域49及导体95的导体62，及环绕区域42及导体95的导体64。可供选择地，导体95可横穿衬底25延伸至与环绕特定组的导体95的导体62或导体64的一相交。槽35、37、及39的多联通特性以及导体62及64的多联通特性在图10中示出。导体56由虚线以一般方式在图10中示出。

尽管区域29的给定掺杂浓度用于二极管18、71、及73各自的5伏击穿电压的优选实施方式，所属领域技术人员应了解掺杂浓度可能需要因其它击穿电压而改变。举例而言，对于80伏(80v)击穿电压，可降低区域29的掺杂浓度，或可降低衬底25的掺杂浓度，或可一起降低区域29与衬底25的掺杂浓度。

图11示出了ESD装置55的可供选择的实施方式的一部分的放大平面图，该ESD装置55在图9及图10的描述中解释。在此可供选择的实施方式中，所形成的区域44与导体95相交。区域44具有在区域44内部的开口以便区域44不与区域42相交，还具有在区域44内部的另一开口以便区域44不与区域48相交。区域44的外周通常延伸至与槽35相交。区域44的各个内部开口的周边与导体95相交以便使区域44将所有导体95电连接在一起，优选在层33的表面或表面附近将其连接在一起，从而进一步降低电阻系数。区域44之内部开口的周边与区域42及48每个的距离应与距离96相同。使用具有形成于层33表面上的导电性与衬底25相反的掺杂区域将导体95电连接在一起也可用于图2-图3中所示出的实施方式以及图6中所示出的实施方式中。

由上述所有可知，明显公开了一种新型装置及方法。在其它特征中，包括具有低阻传导路径的ESD装置，该低阻传导路径最小化ESD装置的钳位电压。由于该ESD装置具有高掺杂的P-型衬底以及在衬底上的低掺杂N-型层，所以该ESD装置具有低电容。添加了低阻传导路径以降低将试图流穿低掺杂N-型层的电流的电阻。低阻传导路径降低了电阻及相关钳位电压而不增加ESD装置的电容。

尽管以具体优选实施方式描述了本发明，但是很明显一些替换及改变对于半导体技术领域技术人员将是显而易见的。举例而言，所有掺杂类型可以相反。所属领域技术人员应了解若保留槽35则可移除槽37及39，且若保留槽37及39则可省去槽35，且装置10将具有功能且具有低钳位电压且具有低电容。尽管本文将装置描述为形成于硅衬底上，但是所属领域技术人员应了解可使用其它半导体材料，包括砷化镓、碳化硅、氮化镓、以及其它半导体材料。此外词语“连接”在全文中使用以阐述本发明，然而，其意欲具有与词语“偶联”相同的意义。因此，“连接”应解释为包括直接连接或间接连接的任一种。

Claims (10)

1.一种低钳位电压ESD装置，该装置包括：

具有第一掺杂浓度的第一导电类型的半导体衬底，该半导体衬底具有第一及第二表面；

第二导电类型的第一半导体层，该第一半导体层在所述半导体衬底的第一表面上，该第一半导体层具有第二掺杂浓度且具有与所述半导体衬底的第一表面相反的第一表面；

第二导电类型的第一半导体区域，该第一半导体区域设置在所述第一半导体层的第一部分与所述半导体衬底的第一表面之间，该第一半导体区域具有第一厚度及大于所述第二掺杂浓度的第三掺杂浓度，其中该第一半导体区域与半导体衬底的掺杂物形成齐纳二极管；

具有所述第一导电类型和大于所述第二掺杂浓度的第四掺杂浓度的第二半导体区域，该第二半导体区域在所述第一半导体层的第一表面上形成并且覆盖所述第一半导体区域的第一部分，其中该第二半导体区域与所述第一半导体层形成第一P-N二极管；以及

第一导体，该第一导体自所述第一半导体层的第一表面延伸穿过所述第一半导体层并与所述第一半导体区域相交，该第一导体邻近所述第二半导体区域并与其相隔第一距离，其中该第一距离不大于所述第一半导体区域的第一厚度，其中该第一导体形成用于自所述第一P-N二极管流至所述齐纳二极管的电流的传导路径。

2.根据权利要求1所述的ESD装置，其中所述ESD装置缺乏设置在所述第一P-N二极管与所述第一半导体区域之间的第一导电类型的掺杂区域。

3.根据权利要求1所述的ESD装置，其中所述第一掺杂浓度不低于约1×10¹⁹个原子/cm³，且所述第二掺杂浓度不高于约1×10¹⁷个原子/cm³。

4.根据权利要求1所述的ESD装置，其中所述第一导体包含掺杂浓度大于所述第二掺杂浓度的第二导电类型的多个导体，所述多个导体具有临近所述第二半导体区域并与其相隔所述第一距离的近端，所述多个导体的一部分远离所述第二半导体区域横向延伸。

5.根据权利要求1所述的ESD装置，该装置进一步包含形成为第一闭合多边形的第一阻断结构，该第一闭合多边形具有环绕所述第二半导体区域与所述第一导体的周边，所述第一阻断结构自所述第一半导体层的第一表面延伸穿过所述第一半导体区域；以及

第一导电类型的第三半导体区域，该第三半导体区域形成于所述第一半导体层内并在所述第一闭合多边形外部，该第三半导体区域形成第二P-N二极管。

6.一种形成ESD装置的方法，该方法包括：

提供第一导电类型的半导体衬底，该半导体衬底具有第一掺杂浓度；

在该半导体衬底上形成具有第二导电类型且具有第一厚度及第二掺杂浓度的第一半导体层；

在所述第一半导体层的表面上形成第一导电类型的第一掺杂区域作为第一P-N二极管，其包含形成具有大于所述第二掺杂浓度的第三掺杂浓度的第一掺杂区域；

在所述第一半导体层与所述半导体衬底的界面附近形成齐纳二极管，其中该齐纳二极管的一部分位于所述第一P-N二极管之下；以及

穿过所述第一半导体层形成第一导体，以自所述第一P-N二极管传导电流至所述齐纳二极管。

7.根据权利要求6所述的方法，其中形成所述第一导体包括形成与第一掺杂区域隔开第一距离的第一导体，包括形成不大于所述第一厚度的第一距离和形成约7微米的第一厚度及形成小于7微米的第一距离。

8.根据权利要求6所述的方法，该方法进一步包含形成自所述第一半导体层延伸并穿过所述第一半导体层的第二导体，其中该第二导体形成环绕所述第一P-N二极管与所述第一导体的多联通域。

9.根据权利要求8所述的方法，该方法进一步包含将所述第一导体延伸与所述第二导体相交。

10.根据权利要求9所述的方法，其中在所述半导体衬底上形成所述第一半导体层包含形成不高于约1×10¹⁷个原子/cm³的第二掺杂浓度，形成不低于约1×10¹⁹个原子/cm³的第一掺杂浓度以及形成具有大于2微米的厚度的第一半导体层。

Images