CN101409287B - 多沟道esd器件及其方法 - Google Patents

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Abstract

本发明提供一种多沟道ESD器件及其方法。在一种实施方式中，ESD器件配置为包括齐纳二极管和P-N二极管。

Description

多沟道ESD器件及其方法
技术领域
本发明通常涉及电子学，并且更具体地涉及形成半导体器件和结构的方法。
过去，半导体工业利用各种方法和结构来形成静电放电(ESD)保护器件。根据一项国际规范，即，通常被称作IEC61000-4-2(2级)的国际电工委员会(IEC)规范，期望ESD器件在约1毫微秒内响应于高输入电压和电流(IEC的地址在3，rue de Varembé，1211Genève20，Switzerland)。
一些先前的ESD器件使用齐纳二极管和P-N结二极管来试图提供ESD保护。通常，这些先前的ESD器件必须折衷选择低电容而防止有尖锐的击穿电压特性曲线。需要尖锐的击穿电压特性曲线来给ESD器件提供低箝位电压。在大多数情况下，这些器件结构具有通常大于约1到6(1-6)皮法拉的高电容。高电容限制了ESD器件的响应时间。一些先前的ESD器件工作在穿通(punch-through)模式下，该穿通模式要求器件具有通常小于约2微米厚的非常薄和准确控制的外延层，并且要求外延层内的低掺杂。这些结构通常使准确控制ESD器件的箝位电压很困难，并且特别难以控制低箝位电压，例如小于约10伏特(10V)的电压。1999年3月9日发布给Bin Yu等人的第5,880,511号美国专利中公开了这种ESD器件的一个例子。另一ESD器件利用垂直MOS晶体管的体区来在与基础外延层的界面处形成齐纳二极管。用于ESD器件的掺杂分布和深度导致高电容和慢响应时间。此外，很难控制薄层内的轻掺杂水平，这使控制ESD器件的击穿电压很难。2007年3月29日出版的发明人Madhur Bobbe的公布号为2007/0073807的美国专利中公开了这种ESD器件的例子。
因此，期望有一种静电放电(ESD)器件，其具有低电容、具有快响应时间、对正和负ESD事件都作出响应、具有良好控制的箝位电压、在制造中易于控制以及具有可在从低电压到高电压的电压范围内被控制的箝位电压。
附图说明
图1简要说明了根据本发明的静电放电(ESD)保护器件的电路表示的一部分的实施方式；
图2说明了根据本发明的图1的ESD器件的实施方式的一部分的横截面；
图3是根据本发明说明图1和图2的ESD器件的一些载流子浓度的曲线图；
图4简要说明了根据本发明的另一个静电放电(ESD)保护器件的电路表示的一部分的实施方式；
图5说明了根据本发明的图4的ESD器件的实施方式的横截面部分；
图6说明了根据本发明的图4的ESD器件的另一个实施方式的横截面部分；
图7说明了根据本发明的图6的ESD器件的平面图；
图8简要说明了根据本发明的又一静电放电(ESD)保护器件的电路表示的一部分的实施方式；以及
图9说明了根据本发明的图8的ESD器件的实施方式的横截面部分。
为了说明的简单和清楚，这些图中的元件不必按比例绘制，并且不同图中相同的参考数字表示相同的元件。此外，为了描述的简单而省去了公知的步骤和元件的说明与详述。如这里所使用的载流电极(current carrying electrode)表示器件的一个元件，其承载通过该器件如MOS晶体管的源极或漏极或者双极晶体管的发射极或集电极或者二极管的阴极或阳极的电流，并且控制电极表示器件的一个元件，其控制电流通过该器件如MOS晶体管的栅极或双极晶体管的基极的电流。虽然这些器件在这里被解释为某个N沟道或P沟道器件，或者某些具有P型掺杂区的N型，本领域中的技术人员应认识到，依照本发明，互补器件也是可能的。本领域中的技术人员应认识到，这里使用的“在......期间、当......的时候、在......的时候”并不是一个行为和初始行为同时发生的准确术语，而是在被初反应激起的反应之间可能有存在一些很小但合理的延迟，如传播延迟。词“近似地”或“实质上”的使用表示元件的值具有被预期非常接近于规定的值或位置的参数。然而，如本领域中公知的，总是存在阻止值或位置确切地如规定的极小差异。在本领域中完全确认，直到大约10％(并且，对于半导体掺杂浓度，直到20％)的差异被认为是偏离确切地如所述的理想目标的合理差异。为了附图的清楚，器件结构的掺杂区被示为具有通常直线的边缘和精密角度的拐角。然而，本领域中的技术人员理解，由于掺杂物的扩散和活化，掺杂区的边缘通常可能不是直线并且拐角可能不是精密角度。
具体实施方式
图1简要说明了具有低电容和快响应时间的静电放电(ESD)保护器件或ESD器件10的实施方式的一部分。器件10包括两个端子，即，第一端子11和第二端子12，并且配置为在端子11和12之间提供双向ESD保护。端子11和12的任何一个可以是输入端子或输出端子。输出端子通常连接到将被器件10保护的另一个元件(未示出)。例如，端子12可用作输出端子，并且连接到稳压电源的高压侧(例如5V的电源)。器件10配置为在端子11和12之间具有低电容。器件10还形成为将在端子11和12之间形成的最大电压限制到器件10的箝位电压。此外，器件10被形成为具有尖锐的拐点电压或尖锐的击穿电压特性，这些特性有助于精确控制箝位电压的值。低电容有助于给器件10提供快响应时间。器件10包括多个控向二极管沟道，该控向二极管沟道包括第一控向二极管沟道16和第二控向二极管沟道22。沟道16包括第一控向二极管14，该控向二极管14具有通常连接到端子11和第二控向二极管15的阴极的阳极。沟道22包括第三控向二极管20，该控向二极管20具有通常连接到端子12和第四控向二极管21的阴极的阳极。二极管14、15、20和21形成为具有低电容的P-N结二极管。齐纳二极管18与沟道16和22中的每一个都并联连接。二极管18具有连接到二极管15和21的阳极的阳极和连接到二极管14和20的阴极的阴极。
在正常操作中，器件10例如通过将大约1伏特(1V)的电压应用于端子11并将接地基准电压应用于端子12而被偏置到正常的工作电压，例如在大于1伏特(1V)和二极管18的齐纳电压之间的电压。由于下文描述的器件10的特性，当端子11和12之间的电压在该正常的工作电压范围内变化时，器件10的电容保持低。然而，ESD器件的电容通常是在零伏施加到该器件两端的状态下规定的。该零电压条件通常被称作零偏压条件。如在下文中将进一步看到的，在此零偏压条件下，下文描述的器件10的低电容特性为二极管14、15、20和21形成非常低的电容值。因为端子11和12之间有两个平行的路径，因此每个路径的电容值是每个路径中电容的加和产物(additiveproduct)。第一路径包括串联的二极管14、18和21的电容。因为串联的电容器的电容小于最小电容器的电容，因此，第一路径的电容小于二极管14、18或21中任一个的电容。如在下文中将进一步看到的，形成器件10，以使二极管14和21的零偏压电容很小。类似地，包括二极管20、18和15的第二路径的电容也非常小。两条路径的总加和值给器件10形成了很小的零偏压电容。
如果在端子11上接收到正静电放电(ESD)事件，那么相对于端子12，端子11被强加到大的正电压。该大的正电压使二极管14、21正向偏置，并除了二极管15和20之外还使二极管18为反向偏置。当端子11和12之间的电压达到器件10的正阀值电压时(二极管14和21的正向电压加上二极管18的齐纳电压)，正电流(Ip)从端子11经过二极管14流到二极管18，并且通过二极管18和21流到端子12。二极管18的齐纳电压使在端子11和12之间形成的最大电压固定到大约二极管18的齐纳电压(加上二极管14和21的正向电压)。如果在端子11上接收到负ESD事件，那么相对于端子12，端子11被强加到大的负电压。该大的负电压使二极管20和15正向偏置，并除了二极管14和21之外还使二极管18反向偏置。当端子11和12之间的电压达到器件10的负阀值电压时(二极管20和15的正向电压加上二极管18的齐纳电压)，负电流(In)从端子12经过二极管20流到二极管18，并通过二极管18和15流到端子11。二极管18的尖锐的拐点使二极管18快速地将在端子11和12之间的最大电压固定到二极管18的齐纳电压(加上二极管15和20的正向电压)。
图2示出了ESD器件10的实施方式的一部分的横断面视图。二极管14、15、20、21和18形成于半导体基底25上。二极管14、15、20、21和18以一般方式用箭头标识。半导体层33例如通过外延生长形成于基底25上，并且层33的一部分可对二极管14、15、20和21起漂移区的作用。
图3是说明器件10的优选实施方式的载流子浓度分布的曲线图。横坐标表示从层33的表面到器件10的深度，而纵坐标表示载流子浓度的增加的值。曲线68说明了由从端子11到端子12施加的正偏压产生的器件10的载流子浓度(例如，通过正ESD事件)。该描述参考图1到图3。
为了形成二极管18，半导体区域29在形成层33的掺杂物与基底25的掺杂物的界面附近形成。在优选的实施方式中，基底25形成有具有掺杂浓度的P-型传导性，该掺杂浓度不低于约1×1019原子/cm3，并且优选地在约1×1019和1×1021原子/cm3之间。在该优选的实施方式中，半导体区域29形成为具有峰值掺杂浓度的N-型区域，该峰值掺杂浓度不低于约1×1019原子/cm3，并且优选地在约1×1019和1×1021原子/cm3之间。此外，区域29的厚度通常小于1微米，并且优选地在约1和3(1-3)微米之间。由于除了区域29和基底25的高掺杂浓度以外还有区域19的小厚度，当器件10接收从端子11到端子12的正电压时，该电压使载流子浓度限制到区域29内的并在与基底25的界面附近的很小的高密度区域。这个高浓度的载流子和掺杂物给齐纳二极管18提供了非常尖锐的跃迁或拐点，并且允许对二极管18的击穿电压或齐纳电压进行非常准确的控制。通过改变区域29和/或基底25的载流子浓度或载流子分布，能够调节二极管18的击穿电压或齐纳电压。这允许精确地控制击穿电压用于特定的应用，例如5或12或24伏特(5V、12V、24V)击穿电压应用。
层33优选地形成有较低的峰值掺杂浓度，该峰值掺杂浓度至少比区域29的掺杂浓度小一个数量级，并且通常在约1×1013和1×1017原子/cm3之间。通过本领域技术人员熟知的各种方法，可将层33和区域29形成于基底25上。例如，由虚线26示出的薄N-型外延层可形成于基底25上，作为层33的第一部分。这个第一部分可被掺杂以形成区域29。其后，可形成层33的其余部分。
随后，可形成隔离槽35、37和39，以便将形成二极管14和20的层33的部分与形成二极管15和21的层33的部分隔离。槽35、37和39通常通过从层33的顶表面穿过层33创建开口并延伸到基底25中来形成。为了阻止横向通过在二极管18和二极管15或21中任一个之间的区域29的传导，槽35也通过区域29延伸到一段距离到基底25中。例如通过沿着槽35、37和39的侧壁和底部形成绝缘材料衬板(liner)30并且用绝缘材料或者掺杂或未掺杂的多晶硅填充剩余的开口来给槽35、37和39提供隔离。可选地，绝缘材料衬板30可沿着槽35、37和39的侧壁而非底部形成，并且开口的剩余部分可用绝缘材料或用具有基底25的传导性和掺杂的材料填充。形成槽35、37和39的方法对本领域的技术人员是公知的。因为槽35通过区域29延伸，所以它减小了对准公差并且使可靠地生产器件10变得容易。槽35优选地形成为具有边界的闭合多边形，该多边形具有包围层33的一部分的开口，因此槽35可被视为多连通域。类似地，槽37和39中的每一个都可被视为多连通域。槽35和37中的每一个都可被视为使器件10的封闭部分与其它部分之间的电耦合最小化的闭塞结构。
二极管14包括在具有与基底25相同的传导性的层33的表面上形成的掺杂区42。类似地，二极管20包括在具有与基底25相同的传导性的层33的表面上形成的掺杂区48。区域42和48被形成为延伸到层33中并覆盖区域29。区域42和48通常设置成使得区域42和48的边界，例如在层33的表面上形成的边界完全由槽35围绕。优选地，槽35是一个形成于区域42和48周围的连续槽。因为槽35通过层33延伸，因此它减小了接近于区域42和48的层33的量，从而有助于减小二极管14和20的电容。区域42和48的峰值掺杂浓度通常大于层33的峰值掺杂浓度并且优选地近似地等于基底25的峰值掺杂浓度。区域42和48通常形成为从表面延伸大于约2微米并且优选地约0.1到2(0.1-2)微米的距离到层33中。区域42与层33之间和区域48与层33之间的大微分掺杂浓度以及区域42和48的浅深度有助于给相应的二极管14和20提供非常小的零偏压电容。二极管14和20的这个非常小的零偏压电容有助于为如上文所示的器件10形成小的零偏压电容。二极管14、18和20中的每一个的电容在零偏压时通常小于约0.4皮法拉，并且二极管14、18和20的等效串联电容为器件10形成约0.2皮法拉并且优选地不大于约0.01皮法拉的电容。
为了形成二极管21，掺杂区49在具有与基底25相反的传导性的层33中形成。类似地，为了形成二极管15，掺杂区41在具有与基底25相反的传导性的层33中形成。区域41和49在层33的表面上形成，并且优选地与区域42和48一样延伸近似相同的距离到层33中。然而，区域41和49不覆盖区域29。区域41设置成使得区域41的边界，例如在层33的表面的边界完全由槽37围绕，并且区域49设置成使得区域49的边界，例如在层33的表面的边界完全由槽39围绕。槽37和39中的每一个都形成为一个连续槽。因为槽37和38通过层33延伸，因此它们减小了接近于相应的区域41和49的层33的量，从而有助于减小相应的二极管15和21的电容。在优选的实施方式中，区域41和49的峰值掺杂浓度大于层33的峰值掺杂浓度并且优选地近似地等于基底25的峰值掺杂浓度。
区域42和48通常与区域29间隔开一段距离，这有助于使二极管15和21的电容最小。该间隔通常为大约2到20(2-20)微米。在区域42和29之间以及在区域48和29之间的层33的部分形成相应的二极管14和20的漂移区。为了减少寄生晶体管的形成并保证器件10不在穿通工作区内工作，层33的漂移区厚度通常至少约2微米。
可选的掺杂区44可在具有与基底25相反的传导性的层33中形成。区域44通常形成为覆盖区域29并设置在区域42和48之间，因此，区域44在由槽35形成的多连通域内。优选地，区域44与区域42和48一样延伸近似相同的距离到层33中。区域44起沟道中止的作用，该沟道中止有助于阻止反向沟道在二极管14和20之间的层33的表面附近形成。此外，区域44和层33之间的高微分掺杂浓度有助于阻止寄生双极晶体管在区域42、层33和区域48之间形成。在微分掺杂浓度不形成这种寄生双极晶体管的一些实施方式中，区域44可以省略。如可看到的，器件10通常没有掺杂区，其具有与基底25相同的传导性，并且设置在二极管14和区域29之间因而在区域42和29之间。
当器件10在端子11上接收到相对于端子12的正ESD电压时，二极管14和21被正向偏置，而二极管15和20被反向偏置。由于这些耗尽区，层33中的载流子密度从零偏压条件(图68)进一步减小，这有助于进一步减小器件10的电容。器件10在零偏压时的电容通常小于约0.4皮法拉，并且器件10的等效串联电容为约0.2皮法拉且优选地不大于约0.1皮法拉。
当器件10在端子11上接收到相对于端子12的负电压时，二极管20和15被正向偏置，而二极管14和21被反向偏置。由于这些耗尽区，层33中的载流子密度从零偏压条件进一步减小，这有助于进一步减小器件10的电容。注意，对于这两个ESD放电事件，ESD电流在基底25的顶表面和层33流入和流出。ESD电流不流经基底25的底表面，因此，基底25的底表面通常具有浮动电位。
因此，绝缘材料51可形成于层33的表面上。开口通常通过绝缘材料51形成以暴露区域41、42、48、和49的部分。导体52可用来使两个区域41和42电接触。导体53可用来使两个区域48和49电接触。导体52和53通常随后被连接到相应的端子11和12。因为器件10的ESD电流没有流经基底25的底表面，因此导体通常不应用到该底表面。
当电极-静电放电出现时，通常有在短暂的时间段内出现的大电压和电流尖峰信号。通常，峰值电流和峰值电压出现在几毫微秒的时期内，一般小于2毫微秒(2nsec.)，并且只能持续约1毫微秒(1nsec.)。在通常约20毫微秒的另一个时间间隔内，电流通常减小到稳定水平，并且在另一个20到40(20-40)毫微秒内缓慢减小。电流的峰值可在1到30安培(1到30amps)中之间，并且峰值电压可在2000到30000伏特(2000-30000V)中之间。器件10的元件的尺寸和响应时间优选地配置为在峰值电压的时间间隔期间对电压作出响应并且传导峰值电流。在端子11和12之间的ESD事件期间，二极管14和21串联连接或二极管15和20串联连接，有效的电容是总串联电容。因为串联的电容器导致小于最小电容的电容，因此，低电容保证器件10的电容对器件10足够低，以对ESD事件作出响应，并且在峰值ESD电压和电流期间传导ESD电流。
在另一个实施方式中，器件10也包括第三端子17(在图1中用虚线表示)。在使用器件10的实施方式的大多数应用中，端子17连接到使用器件10的系统的接地基准电位。这个三端子结构在端子11和12之间为在端子11或12中的任一个上接收的大电压提供保护。再次参考图2，通过将导体50(用虚线表示)如金属形成到基底25的底表面并提供从导体50到端子17的连接来形成端子17。
图4简要说明了ESD器件55的电路表示的一部分的实施方式，其是在图1-图3的描述中所述的器件10的可选实施方式。除了器件55具有连接到二极管18的阴极的第四端子58以外，器件55的电路原理图与器件10的电路原理图相似。此外，本领域的技术人员应理解，器件55以及还有器件10可包括额外的沟道，例如平行于沟道16的另一个沟道46和平行于沟道22的另一个沟道47。沟道46包括串联连接的P-N二极管75和76，二极管75和76具有连接到二极管75和76的公共节点的端子77。此外，沟道47包括串联连接的P-N二极管79和80，二极管79和80具有连接到二极管79和80的公共节点的端子81。在使用器件55的应用中，端子58通常连接到电源的电压轨道，并且端子17连接到公共基准电位。端子11和12为通过端子11和12传递的信号提供ESD保护。
图5示出了器件55的横截面部分。除了器件55包括连接到端子58的导体54并进一步包括导体62和64以外，器件55的横截面与器件10的横截面相似。对于图5所示的实施方式，区域44不是可选的，并且被用来给导体54提供与层33的低电阻电连接。该低电阻电连接使端子58与二极管18的阴极连接更加容易。
最好使二极管14和20形成有实质上相等的电容值。在一些情况下，可在区域44和48之间以及区域44和42之间的层33的表面附近形成轻度反型层(inversion layer)。这样的反型层可影响二极管14和20的电容。导体62和64有助于使二极管14和20的电容值中的扰动最小化，从而使值更相等地匹配。导体62和64中的每一个都可被视为使器件10的封闭部分和其他部分之间的电耦合最小化的闭塞结构。导体62形成为从层33的表面穿过层33延伸，并贯穿区域29。导体62的边界通常形成包围层33的一部分的封闭多边形。区域48位于被导体62包围的层33的部分内。为了阻止区域48因而二极管20的电容增加，导体62通常设置成距离区域48大约2到20(2-20)微米。导体64也形成为从层33的表面穿过层33延伸，并贯穿区域29。导体64的边界通常形成包围层33的另一部分的封闭多边形。区域42位于被导体64包围的层33的部分内。为了阻止区域42因而二极管14的电容增加，导体64通常设置成距离区域42大约2到20(2-20)微米。导体62和64中的每一个都可被认为是独立的多连通域。通常通过产生从表面穿过层33延伸以暴露区域29的一部分的开口来形成导体62和64。其后，为了形成导体62和64，用导体例如掺杂的多晶硅来填充开口。在另一实施方式中，其中形成导体62和64的开口可能在侧壁上而不是在底部上具有绝缘材料衬板。省略了底部上的衬板有利于形成与区域29的电连接。在又一实施方式中，导体62和64可由隔离槽如槽35代替。然而，为了允许穿过区域29的传导，这样的隔离槽将延伸到区域29的表面但不穿过区域29延伸。本领域的技术人员应认识到，导体62和64可被添加到图1和图2的器件10。
尽管图5中未示出P-N二极管75、76、79和80，但是本领域的技术人员应认识到，二极管75和79应形成为覆盖区域29的掺杂区，类似于相应的二极管14和20以及相应的区域42和48。二极管75和79的掺杂区通常由槽35包围。为了形成二极管75和79，区域2应被制造得更大，例如，在与图5所示的页面垂直的方向上延伸。可选地，类似于区域29的另一区域可形成于基底25上且电连接到区域29。因此，区域29或类似于区域29的额外区域将使二极管75和79的阴极电连接到二极管18的阴极。二极管76和80在层33内形成并且未覆盖区域29。用于二极管76和80的每个掺杂区应该在封闭多边形内，该封闭多边形由类似于槽37或39中的任一个的槽形成。因此，二极管76和80的阳极通过基底25连接到二极管18的阳极。
图6示出了ESD器件60的横截面部分，该器件是图5的描述中解释的器件55的可选实施方式。器件60的电路示意图与器件55的电路示意图实质上相同。然而，器件60包括从区域44穿过层33延伸并与区域29相交的多个导体56。导体56减小了导体54和二极管18的阴极之间的连接的电阻。本领域的技术人员应认识到，导体56能提供减小的电阻，而不完全穿过层33延伸到区域29。通常，导体56应延伸从层33的表面到区域29的距离的至少一半，并且可进一步延伸一直到接触区域29的距离。通常以类似于导体62和64的方式来形成导体56。
本领域的技术人员应认识到，导体62和64可从器件60中省略。
图7示出了在图6的描述中解释的器件60的平面图。图7示出了在形成导体52、53和54之前的器件60，从而可以看到器件60的布局。除了导体62和64的多连通特性以外，图7还示出了槽35、37和39的多连通特性。导体56以一般的方式用虚线在图7中示出。
图8示意性地示出了ESD器件70的电路示意图的一部分的实施方式，该ESD器件70是图5-图7的描述中解释的器件55的可选实施方式。器件70包括两个ESD器件，每个ESD器件都可选地具有多个沟道。第一ESD器件82包括与P-N二极管14、15以及可选地与二极管75和76并联连接的齐纳二极管71。器件82具有输入/输出端子11和77并且还包括提供与二极管71的阴极的连接的端子72。第二ESD器件83包括与P-N二极管20、21以及可选地与二极管79和80并联连接的齐纳二极管73。器件83具有输入/输出端子12和81，并且还包括提供与二极管73的阴极的连接的端子74。器件82和83在二极管71和73以及二极管15和21的阳极处具有与端子17的公共连接。端子72和74可为左浮动的、连接到彼此或连接到单独的输入，以满足不同应用的要求。
图9示出了在图8的描述中所述的ESD器件70的实施方式的横截面部分。器件70的横截面类似于器件60的横截面。然而，器件70包括代替槽35的隔离槽84和87。器件70还包括代替导体54的导体85和86。槽84从层33的表面穿过层33并穿过区域29延伸到基底25中。槽84将层33分成第一部分，并且槽87将层33分成第二部分。槽84在层33的表面上形成围绕区域42、导体64和多个导体56的一部分的封闭多边形。类似地，槽87在层33的表面上形成围绕区域48、导体62和多个导体56的另一部分的封闭多边形。因此，槽84和87将前面由槽35围绕的区域(图37)分成2个封闭多边形。由于槽84和87穿过区域29延伸，由槽84和87形成的层29的这两个部分是横向电绝缘的。
由槽84和87分开的区域29的两个部分形成各自的齐纳二极管71和73。这两个部分优选地延伸到由槽84和87的每一个形成的多边形的外部。槽84和87的每一个也包围区域44的一部分，例如第一和第二部分。导体85形成为电连接区域44的第一部分，以形成与区域29的第一部分，因而与二极管71的阴极的电连接。导体86形成为电连接区域44的第二部分，以形成与区域29的第二部分，因而与二极管73的阴极的电连接。因此，槽84和87有利于从一个区域29形成两个ESD器件。
本领域的技术人员应认识到，导体85和86可从器件70中省略，从而除去端子72和74。
在器件70的另一实施方式中，可保留槽35，并且可使用槽84来将由槽35形成的封闭多边形平分成两个封闭多边形。例如，图7中，槽84可至少通过槽35、通过层33、通过区域44横向延伸，并且延伸到槽35的另一边缘内(如图7中由虚线所示的)。
本领域的技术人员应认识到，图1-图3中的器件10可使用槽84和87来代替槽35。此外，区域44也可省略。例如，实施方式简化了用于形成器件10的这样的实施方式的工序步骤。
尽管针对区域29给定的掺杂浓度是针对相应的二极管18、71和73的5伏特(5V)击穿电压的优选实施方式的，但是本领域的技术人员应认识到，对于其它击穿电压，掺杂浓度可能必须改变。例如，对于80伏特(80V)的击穿电压，区域29的掺杂浓度可减少，或基底25的掺杂浓度可减少，或区域29和基底25的掺杂浓度可减少。
鉴于上述内容，显然公开的是一种新颖的器件和方法。连同其它特征一起，包括形成一种ESD器件，其具有穿过该器件的横向电流而不是垂直电流。此外，该ESD器件具有高掺杂的P-型基底、在基底上的轻掺杂N-型层、以及设置成相邻于基底的一部分并在轻掺杂N-型层之间以形成齐纳二极管的高掺杂N-型层。还包括高掺杂P-型层覆盖高掺杂N-型层，以便形成P-N二极管。掺杂浓度和厚度产生可在小于1毫微秒(1 nsec.)内对ESD事件作出响应的ESD器件。导体62和64使ESD器件的沟道之间的电容失配最小化，从而减少了响应时间。ESD器件也包括导体槽65以减小内部电阻。
虽然本发明的主题是用特定的优选实施方式来描述的，但显然对半导体领域的技术人员来说很多代替或变化是显而易见的。例如，所有的掺杂类型可以被颠倒。本领域的技术人员应认识到，如果槽35保留那么槽37和39可被除去，并且如果槽37和39保留那么槽35被省去，以及器件10为功能性的并且具有低电容，以在前文中描述的时间间隔内作出响应。尽管这里描述的器件形成于硅基底上，但是本领域的技术人员应认识到，其它半导体材料也可被使用，包括砷化镓、碳化硅、氮化镓和其它半导体材料。此外，始终使用“连接”这个词来使描述清楚，然而，其被规定为与“耦合”这个词具有同样的含义。因此，“连接”应该被解释为包括直接连接或间接连接。

Claims (10)

1.一种ESD器件，其包括：
半导体基底，其具有第一传导类型且具有第一掺杂浓度，所述半导体基底具有第一和第二表面；
第一半导体层，其具有第二传导类型，在所述半导体基底的所述第一表面上，所述第一半导体层具有与所述半导体基底的所述第一表面相对的第一表面并且具有第二掺杂浓度；
第一半导体区域，其具有第二传导类型，位于所述第一半导体层的第一部分与所述半导体基底的所述第一表面之间，所述第一半导体区域用所述半导体基底的掺杂物形成齐纳二极管；
第一P-N二极管，其在所述第一半导体层内形成且覆盖所述第一半导体区域的第一部分；
第一闭塞结构，其形成为具有环绕所述第一P-N二极管的边界的第一封闭多边形；以及
第二P-N二极管，其在所述第一半导体层内形成且在所述第一封闭多边形的外部。
2.根据权利要求1所述的ESD器件，其进一步包括所述第二传导类型的第一掺杂区，所述第一掺杂区在所述第一半导体层的表面上形成且覆盖所述第一半导体区域的第二部分，所述第一掺杂区与所述第一P-N二极管横向分开。
3.根据权利要求2所述的ESD器件，其进一步包括第三P-N二极管，所述第三P-N二极管覆盖所述第一半导体区域的第三部分，并与所述第一P-N二极管和所述第一掺杂区横向间隔开；以及隔离槽，所述隔离槽从所述第一半导体层的所述第一表面穿过第一半导体层，穿过所述第一半导体区域延伸，并进入所述半导体基底中，其中所述隔离槽位于所述第一P-N二极管和所述第三P-N二极管之间。
4.根据权利要求1所述的ESD器件，其中所述第一闭塞结构包括所述第二传导类型的第一导体，所述第一导体具有大于所述第二掺杂浓度的掺杂浓度，所述第一导体从所述第一半导体层的所述第一表面穿过所述第一半导体层延伸到所述第一半导体区域，其中所述第一导体形成为在位于所述第一半导体层的所述第一表面的边界上环绕所述第一P-N二极管。
5.根据权利要求1所述的ESD器件，其中所述第一闭塞结构包括隔离槽，所述隔离槽从所述第一半导体层的所述第一表面穿过所述第一半导体层，穿过所述第一半导体区域延伸，并进入所述半导体基底中，其中所述隔离槽形成具有与所述第一半导体区域的边界平行的边界的多连通域。
6.一种用于形成ESD器件的方法，其包括：
形成多个控向二极管沟道，所述控向二极管沟道包括具有第一P-N二极管的第一沟道和具有第二P-N二极管的第二沟道；
将齐纳二极管耦合成与所述第一沟道或所述第二沟道中的至少一个并联；
提供具有第一掺杂浓度的第一传导类型的半导体基底，所述半导体基底具有第一和第二表面；
在所述半导体基底的所述第一表面上形成具有小于所述第一掺杂浓度的第二掺杂浓度的第二传导类型的第一半导体层，包括形成具有与所述半导体基底的所述第一表面相对的第一表面的所述第一半导体层；
形成位于所述第一半导体层的第一部分与所述半导体基底的所述第一表面之间的所述第二传导类型的第一半导体区域，其中所述齐纳二极管由所述第一半导体区域形成；
形成从所述第一半导体层的所述第一表面穿过所述第一半导体层延伸并贯穿所述第一半导体区域的第一导体，其中所述第一导体形成包围所述第一半导体层的第二部分的第一多连通域；以及
在所述第一半导体层的所述第二部分中形成所述第一P-N二极管。
7.根据权利要求6所述的方法，其中在所述半导体基底的第一表面上形成所述第一半导体层的所述步骤包括：形成不大于1×1017原子/cm3的所述第二掺杂浓度以及形成不小于1×1019原子/cm3的所述第一掺杂浓度。
8.根据权利要求6所述的方法，其进一步包括：形成隔离槽，所述隔离槽从所述第一半导体层的所述第一表面穿过所述第一半导体层，穿过所述第一半导体区域延伸，并进入所述半导体基底中，其中所述隔离槽形成包围所述第一导体和所述第一半导体层的第三部分的第二多连通域。
9.根据权利要求6所述的方法，其进一步包括：
在所述第一半导体层的所述第一表面上形成覆盖所述第一半导体区域的所述第二传导类型的掺杂区，所述掺杂区在所述第一半导体层的所述第二部分的外部；以及
形成从所述掺杂区穿过所述第一半导体层延伸并贯穿所述第一半导体区域的多个导体。
10.一种ESD器件，其包括：
半导体基底，其具有第一传导类型且具有第一掺杂浓度，所述半导体基底具有第一和第二表面；
第一半导体层，其具有第二传导类型，位于所述半导体基底的所述第一表面上，所述第一半导体层具有与所述半导体基底的所述第一表面相对的第一表面，并且具有小于所述第一掺杂浓度的第二掺杂浓度；
第一半导体区域，具有第二传导类型，位于所述第一半导体层的第一部分与所述半导体基底的所述第一表面之间，所述第一半导体区域用所述半导体基底的掺杂物形成齐纳二极管；
第一P-N二极管，其在所述第一半导体层内形成且覆盖所述第一半导体区域的第一部分；以及
第二P-N二极管，其在所述第一半导体层内形成且覆盖所述第一半导体区域的第二部分，所述第二P-N二极管与所述第一P-N二极管横向间隔开。
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008172165A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
US7842969B2 (en) * 2008-07-10 2010-11-30 Semiconductor Components Industries, Llc Low clamp voltage ESD device and method therefor
US7955941B2 (en) * 2008-09-11 2011-06-07 Semiconductor Components Industries, Llc Method of forming an integrated semiconductor device and structure therefor
US7812367B2 (en) * 2008-10-15 2010-10-12 Semiconductor Components Industries, Llc Two terminal low capacitance multi-channel ESD device
US8089095B2 (en) 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
CN101640414B (zh) * 2009-08-26 2011-06-15 苏州晶讯科技股份有限公司 具有深阱结构的可编程半导体抗浪涌保护器件
CN102025137B (zh) * 2009-09-21 2013-08-21 群康科技(深圳)有限公司 静电放电保护电路及具有静电放电保护电路的电子装置
CN101714759A (zh) * 2009-11-11 2010-05-26 上海长园维安微电子有限公司 低电容双向esd保护器件及其制备方法
CN101771042B (zh) * 2009-12-31 2014-03-05 上海长园维安微电子有限公司 低电容电压可编程tvs器件
CN101847663B (zh) * 2010-04-30 2012-08-15 上海新进半导体制造有限公司 一种瞬间电压抑制器及形成瞬间电压抑制器的方法
US8169000B2 (en) 2010-07-15 2012-05-01 Amazing Microelectronic Corp. Lateral transient voltage suppressor with ultra low capacitance
US20120014027A1 (en) * 2010-07-15 2012-01-19 Kun-Hsien Lin Transient voltage suppressor for multiple pin assignments
US20130003242A1 (en) * 2010-07-15 2013-01-03 Kun-Hsien Lin Transient voltage suppressor for multiple pin assignments
CN102376702B (zh) * 2010-08-20 2014-09-17 半导体元件工业有限责任公司 两端子多通道esd器件及其方法
US8431959B2 (en) 2010-10-19 2013-04-30 Semiconductor Components Industries, Llc Method of forming an ESD protection device and structure therefor
US8431999B2 (en) * 2011-03-25 2013-04-30 Amazing Microelectronic Corp. Low capacitance transient voltage suppressor
CN102306649A (zh) * 2011-08-24 2012-01-04 浙江大学 一种双向双通道的瞬态电压抑制器
CN102290419B (zh) * 2011-08-24 2013-02-13 浙江大学 一种基于齐纳二极管的瞬态电压抑制器
JP6176817B2 (ja) * 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
US8541862B2 (en) * 2011-11-30 2013-09-24 Freescale Semiconductor, Inc. Semiconductor device with self-biased isolation
TWI477018B (zh) * 2012-08-07 2015-03-11 Richtek Technology Corp 暫態電壓抑制器電路與用於其中之二極體元件及其製造方法
US8723264B2 (en) * 2012-10-17 2014-05-13 Semicondutor Components Industries, Llc Electrostatic discharge devices and method of making the same
US9337178B2 (en) * 2012-12-09 2016-05-10 Semiconductor Components Industries, Llc Method of forming an ESD device and structure therefor
WO2014132939A1 (ja) 2013-02-28 2014-09-04 株式会社村田製作所 半導体装置
CN205081096U (zh) * 2013-02-28 2016-03-09 株式会社村田制作所 Esd保护器件
WO2014132938A1 (ja) 2013-02-28 2014-09-04 株式会社村田製作所 半導体装置
US9466698B2 (en) * 2013-03-15 2016-10-11 Semiconductor Components Industries, Llc Electronic device including vertical conductive regions and a process of forming the same
JP5843049B2 (ja) 2013-04-05 2016-01-13 株式会社村田製作所 Ｅｓｄ保護デバイス
US9111750B2 (en) * 2013-06-28 2015-08-18 General Electric Company Over-voltage protection of gallium nitride semiconductor devices
CN104299965A (zh) * 2013-07-15 2015-01-21 联华电子股份有限公司 静电防护装置
US9997507B2 (en) 2013-07-25 2018-06-12 General Electric Company Semiconductor assembly and method of manufacture
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US9318597B2 (en) * 2013-09-20 2016-04-19 Cree, Inc. Layout configurations for integrating schottky contacts into a power transistor device
US9224703B2 (en) 2013-09-24 2015-12-29 Semiconductor Components Industries, Llc Electronic device including a diode and a process of forming the same
KR101414005B1 (ko) * 2013-10-31 2014-07-04 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
US9438034B2 (en) 2014-01-15 2016-09-06 Nanya Technology Corporation Transient voltage suppressor
JP6266485B2 (ja) * 2014-09-26 2018-01-24 株式会社東芝 半導体装置
KR102076374B1 (ko) 2014-11-18 2020-03-03 매그나칩 반도체 유한회사 Ｅｓｄ 장치 및 그 제조 방법
US9391135B1 (en) 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
US10217733B2 (en) 2015-09-15 2019-02-26 Semiconductor Components Industries, Llc Fast SCR structure for ESD protection
US10115790B2 (en) 2015-09-17 2018-10-30 Semiconductor Components Industries, Llc Electronic device including an insulating structure
US10497602B2 (en) 2016-08-01 2019-12-03 Semiconductor Components Industries, Llc Process of forming an electronic device including forming an electronic component and removing a portion of a substrate
DE102016118709B3 (de) 2016-10-04 2018-01-25 Infineon Technologies Ag Schutzvorrichtung vor elektrostatischer entladung und elektronische schaltvorrichtung
US10535648B2 (en) 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc TVS semiconductor device and method therefor
CN107706229B (zh) * 2017-08-31 2024-04-09 北京燕东微电子有限公司 瞬态电压抑制器及其制造方法
RU2698741C1 (ru) * 2019-01-30 2019-08-29 Акционерное общество "Научно-исследовательский институт молекулярной электроники" Способ изготовления вертикального низковольтного ограничителя напряжения
FR3094837B1 (fr) * 2019-04-05 2022-09-09 St Microelectronics Tours Sas Dispositif de protection contre des décharges électrostatiques
FR3094838B1 (fr) 2019-04-05 2022-09-16 St Microelectronics Tours Sas Dispositif de protection contre des décharges électrostatiques
JP7451325B2 (ja) 2020-06-29 2024-03-18 株式会社小糸製作所 画像投影装置および車両用灯具
US20230307440A1 (en) * 2022-03-23 2023-09-28 Nxp B.V. Double io pad cell including electrostatic discharge protection scheme with reduced latch-up risk

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6822295B2 (en) * 2002-07-30 2004-11-23 Honeywell International Inc. Overvoltage protection device using pin diodes
US6953980B2 (en) * 2002-06-11 2005-10-11 Semiconductor Components Industries, Llc Semiconductor filter circuit and method
CN1783491A (zh) * 2004-11-26 2006-06-07 恩益禧电子股份有限公司 半导体装置
CN1947249A (zh) * 2004-02-10 2007-04-11 英飞凌科技股份公司 具有抗esd电容器的集成电路布置和相应的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835653A (en) * 1988-01-19 1989-05-30 Unisys Corporation ESD protection circuit employing channel depletion
JP3432877B2 (ja) * 1993-12-27 2003-08-04 ローム株式会社 ツェナーダイオード
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
JPH09121138A (ja) 1995-08-24 1997-05-06 Fujitsu Ltd フィルタ装置及びこれを用いた無線装置
US5706163A (en) 1995-11-28 1998-01-06 California Micro Devices Corporation ESD-protected thin film capacitor structures
US5990511A (en) 1997-10-16 1999-11-23 International Business Machines Corporation Memory cell with transfer device node in selective polysilicon
US6140674A (en) 1998-07-27 2000-10-31 Advanced Micro Devices, Inc. Buried trench capacitor
US6600204B2 (en) 2001-07-11 2003-07-29 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same
US6489660B1 (en) 2001-05-22 2002-12-03 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices
US6984860B2 (en) 2002-11-27 2006-01-10 Semiconductor Components Industries, L.L.C. Semiconductor device with high frequency parallel plate trench capacitor structure
US7164566B2 (en) * 2004-03-19 2007-01-16 Freescale Semiconductor, Inc. Electrostatic discharge protection device and method therefore
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7880223B2 (en) 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
US7262681B2 (en) 2005-02-11 2007-08-28 Semiconductor Components Industries, L.L.C. Integrated semiconductor inductor and method therefor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6953980B2 (en) * 2002-06-11 2005-10-11 Semiconductor Components Industries, Llc Semiconductor filter circuit and method
US6822295B2 (en) * 2002-07-30 2004-11-23 Honeywell International Inc. Overvoltage protection device using pin diodes
CN1947249A (zh) * 2004-02-10 2007-04-11 英飞凌科技股份公司 具有抗esd电容器的集成电路布置和相应的制造方法
CN1783491A (zh) * 2004-11-26 2006-06-07 恩益禧电子股份有限公司 半导体装置

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